JPS6386069A - 補間回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、画像データ等に対して高速な演算速度により
データ補間を実行するデータ補間回路に関する。

（従来の技術） 先ず、データ補間の必要性につき、超音波診断装置を例
に挙げて第３図を参照して説明する。

同図において、１は超音波プローブであり、同図に示す
ように超音波をラスター状に照射し、このエコー信号を
検出する。２は前記超音波プローブ１を送受信駆動する
送受信回路であり、ＣＰＵ５より超音波の送受波条件を
入力するようになっている。３はＡ／Ｄ変換器であり、
前記送受信回路２を介して入力したアナログ信号をディ
ジタル信号に変換して出力する。４はディジタル・スキ
ャン・コンバータ（ＤＳＣ＞であり、前記ＣＰＵ５の制
御下にあるＤＳＣコントローラ６でのアドレス制御によ
り、前記ラスターに沿ってデータを記憶し、かつ、後述
するＣＲＴ９での走査線に合せてデータを読み出すこと
ができるようになっている。７は補間回路であり、その
詳細は後述する。

補間回路７によりデータ補間されたデータはＤ／Ａ変換
器８でビデオ信号とされて前記ＣＲＴ９での表示に供さ
れるようになっている。

ここで、上記の超音波診断装置では各ラスター間ではデ
ータが欠落しているため、例えば前記ＤＳＣ４より読み
出されたデータには、第４図に示すように画像データＡ
、Ｂ間にブランク（＝Ｏ）が生じ、このブランクとなっ
ているデータを同図のａ、ｂに示すようにデータ補間を
行っている。

この補間は前記補間回路７で行われ、線形補間の一例と
して、 （以下余白） 但しΔＺｄ＝Ｂ−Ａ　（Ｂ＞Ａの場合）より、ａ、ｂの
データを補間している。

一般に、データＡ、Ｂ間にｎ個のデータを一次の内挿関
数に従って補間する場合、データＡ、　Ｂのうちの値の
小ざいデータをＭｉｎ（Ａ、Ｂ）として、このＭｉｎ（
Ａ、Ｂ）よりｉ番目のデータ［）ｉを で示される式に従ってデータを発生する回路が必要であ
る。

上記の式（１）を実行する演算回路で特記すべき点とし
ては、式（１）の右辺第２項の乗除算が必要なことであ
り、従来は必要なデータ処理速度を得るためにＲＯＭを
用いたルックアップテーブルを採用していた。

このＲＯＭを用いた補間回路の一例を第５図に示す。尚
、同図に示す基本演算回路を埋め込みたいデータ数分直
列に接続することにより補間回路が構成される。

同図において、ＲＯＭ１０は予め求められた埋め込むべ
きデータ数の情報としての±ｎ及びΔＺｄから式（１）
の右辺第２項の値を出力するものである。加算器１１は
入力データＤＩＮとＲＯＭ１０の出力とを加算して前記
（１）式を実行し、マルチプレクサ１２は補間必要時に
は加算器１１の出力を、不必要時には入力データそのも
のを切り代えて出力し、後段のラッチ回路１３で所定ク
ロックによラッチして出力するようになっている。

（発明が解決しようとする問題点） 上記のようなＲＯＭを用いた従来の補間回路によれば、
予想される階調差ΔＺｄ毎に埋め込みを行うべきデータ
数分のデータを全て記憶しておく必要があり、ＲＯＭの
容量が膨大となって高価でかつ回路規模も大きくなって
しまう。

また、近年は半導体技術の進歩によりいわゆるＬＳＩ化
が盛んであるが、上記の演算回路をＬＳＩ化する場合に
あってはＲＯＭの存在のためにゲート数の増大を招き好
ましくなかった。

そこで、本発明の目的とするところは上述した従来の欠
点を解消し、高速処理を可能とし、かつ、ＬＳＩ化が容
易であって回路の小規模化と低廉化とを図ることができ
る補間回路を提供することにある。

［発明の構成］ （問題点を解決するための手段） 本発明は、ディジタルデータＡ、Ｂ間で欠落しているｎ
個のデータのうち、前記データＡ、　Ｂのうちの値の小
さいデータをＭｉｎ（Ａ、Ｂ）としてこのＭｉｎ（Ａ、
Ｂ）からｉ番目のデータＤｉを、Ｄ　ｉ　＝Ｍｉｎ　（
Ａ、　Ｂ）　十 ｌ　Ｂ−Ａ　Ｉ　−ｉ／　（ｎ＋１　＞の演算により求
めてデータ補間を行う補間回路において、上式のｌ　Ｂ
−Ａ　Ｉ　・ｉ／　（ｎ−Ｎ　）のうちの乗算を、上位
ビット側にシフトするビットシフトと加算とによって実
行する乗算論理回路と、ｌ５−Ａ｜　・ｉ／　（ｎ＋１
）（７）うチノ除ｉを、下位ビット側にシフトするビッ
トシフトと加算とによって実行する除算論理回路とを設
けて構成している。

（作　用） 前述した式（１）の右辺第２項の演算を従来はＲＯＭで
行っていたのに対し、本発明ではこの演算に必要な乗算
及び除算をビットシフトと加算との組み合せで達成し、
かつ、このビットシフトと加算とは論理回路によって達
成できるため、ＬＳＩ化を容易に実現でき、回路の小規
模化と価格の低廉化とを図ることができる。

（実施例） 以下、本発明を図示の実施例に基づき具体的に説明する
。

第１図は本実施例に係る補間回路のブロック図でおる。

同図において、大小判定、絶対値発生回路２０は第３図
に示すＤＳＣ４の出力を入力し、オールＯ以外の連続す
るデータＡ、Ｂに基づきＢ−Ａの演算を行うことによっ
て、ｌ　Ｂ−Ａ　Ｉよりその絶対値を、極性によりその
大小を判定して出力する。

補間点数検出回路２１は、入力がオールＯをデータが欠
落した穴と認識し、第２図に示すようにその穴の数ｎを
検出し、前記式（１）における（ｎ＋１）を出力する。

尚、穴の数の絶対値は装置の仕様により予め認識でき、
本実施例では穴の数の最大値ｎｍａｘ＝８、従って（ｒ
ｌ＋１）ｍａＸ＝９となっている。

演算制御回路２２は、前記補間点数検出回路２１からの
（ｎ＋１　）及び前記大小判定、絶対値発生回路２０か
らの極性に基づき、後述する演算回路３０でどのような
演算が必要であるか即ちどのようなビットシフト、加算
が必要であるかを制御する。

データフロー制御回路２３は、前記補間点数検出回路２
１からの（ｎ＋１）より、後述するｎ　ｍａｘ個の加算
回路４０での補間０ＦＦ１０Ｎ制御信号としてのＧ１　
、Ｇ２・・・Ｇｎを発生する。

データ選択回路２４は、オールＯ以外の連続するデータ
Ａ、Ｂのうちの値の小さいデータを、前記大小判定、絶
対値発生回路２０からの慢性により選択して出力する。

時相合せ回路２５は、演算回路３０を介して前記加算器
４０に出力されるデータと、前記データ選択回路２４を
介して加算器４０に出力されるデータとは時相が異なる
ので、時相遅れを補償する信丹を出力するものである。

演算理路３０は、第５図に示すＲＯＭｌ０に代わる回路
であり、前記（１）式の右辺第２項の乗除算を論理演算
により実行するものである。このために、乗算論理回路
３１と除算論理回路３２とが設けられている。乗算論理
回路３１は式（１）の右辺第２項のうちの乗算を、乗算
すべき数に応じてビット上位側にシフトするビットシフ
トと加算とによって実行する。一方、除算論理回路３２
は式（１）の右辺第２項の除算を、除すべき数に応じて
ビット下位側にシフトするビットシフトと加算とによっ
て実行する。尚、この演算回路３０の詳細については後
述する。

前記加算回路４０は、穴の数の最大値ｎ　ｍａＸ個縦列
に加算回路４０Ａ、４０Ｂ、・・・を接続することによ
って構成されている。縦列接続される各回路は同一構成
であるので、ここでは加算回路４ＯＡについて説明する
。

マルチプレクサ４１Ａは、前記演算回路３０からの出力
を入力し、このうち１個目の穴のデータΔＺ１　　（＝
｜Ｂ−Ａ｜／（ｎ＋１））を前記演算制御回路２２から
の出力に基づき選択して出力する。一般にマルチプレク
サ４１は、ｎ　ｍａｘ個のうちのｉ番目の加算回路４０
のマルチプレクサ４１は、ｉ個目の穴のデータΔＺ１を
選択して出力することになる。

加算器４２Δは、前記マルチプレクサ４１ＡからのΔＺ
ｉを、前記データ選択回路２４からのＭｉｎ（Ａ、Ｂ）
をそれぞれ入力し、これを加算して式（１）の演算を行
うものである。

マルチプレクサ４３Ａは、穴の部分（オールＯ）か真の
データ（Ａ又はＢ）の部分かを前記データフロー制御回
路２３により入力し、穴の部分であれば前記加算器４２
Ａの出力を、真のデータであればぜきデータ選択回路２
４の出力をそれぞれ選択して出力するものである。

ラッチ回路４４Ａは、素子の遅延を管理するためのラッ
チを行うものである。

上記の補間回路における補間動作の全体の流れは、従来
の第５図と示すものと同様であるのでその詳細な説明は
省略するが、本実施例回路の特徴的な構成は従来のＲＯ
Ｍ１０に代えて演算回路３０を設け、ここで式（１）の
右辺第２項の乗除算を論理回路によって実行している点
であり、以下、この演算回路３０について詳述する。

■　必要な演算素子 本実施例では補間すべき穴の数の最大値ｎ　ｍａｘ＝８
とし、各穴の数に応じた式（１）の第２項の演算の組み
合せは下記の表１の通りである。

表１ ここで、Ｙとはｌ　Ｂ−Ａ　Ｉの階調差であり、上記全
演算を実行するための演算素子は、１／２．１／３゜１
／４．１１５．１／６．１／７．１／８．１／９及びｘ
２．ｘ３．ｘ４゜ｘ５．ｘ６．ｘ７．Ｘ８．となる。

■　演算方式 上記の演算を論理回路で達成するには、下記の表２の論
理変換で達成できる。

表２ 〈第１グループの演算〉 表２Ｋおける第１グループでは１／２Ｋが演算素子であ
るため、全てビットシフトで対応できる。即ち、１／２
を実行するには同表に示すようにライト（下位ビット側
）に１だけビットシフトすることで達成でき、１／４．
１／８も同様に達成できる。

く第２グループの演算〉 表２Ｋおける第２グループではＸ２Ｋが演算素子である
ため、これも全てビットシフトにより対応できる。即ち
、×２を実行するにはレフト（上位ビット側）に１だけ
ビットシフトすることで達成でき、ｘ４．ｘＢも同様に
達成できる。

〈第３グループの演算〉 第２表における第３グループでは２Ｋ以外の数が乗数で
あるが、これはビットシフトと加算とにより達成できる
。即ち、×３を実行するには、Ｘ３＝Ｘ　（２＋１　）
であることを利用し、（ＬＩＳ＋１）のビットシフトと
加算とで対応でき、ｘ５．ｘ６．ｘ７も同様に達成でき
る。尚、上記表にはないがこれらの演算素子の組み合せ
としての例えば５／８の演算素子の場合も、 としてビットシフトと加算とで演算できる。

〈第４グループの演算〉 表２の第４グループの演算で２Ｋ以外が除数となってお
り、この場合、基本的には例えば１／３を下記の１／２
Ｋの加算により達成することはできる。

１／３＝１／４＋１／１６＋１／６４＋・・・ところが
、この場合各除算端数が切り捨てとなり、加算による累
積誤差が大きくなって不都合が生ずる。

そこで、この場合例えば１／９の割算を、最終的にビッ
トシフトで済む除数１／１６で実施することとし、同表
に示すΣ５Ｅ＝｜Ｂ−Ａ｜ＸＩ／９Ｘ１６を予め論理変
換より発生できるように一種の論理テーブルとして定め
ておく。例えばＩＢ−Ａ｜が２７＝１２８であれば、１
−６／９Ｘ１２８→２２８を論理的に発生し、１　Ｂ−
Ａ　Ｉが２６＝６４でおれば１６／９＋６４”＝１１４
を論理的に発生する。一般にｌ　Ｂ−Ａ｜を８ビツト出
力とし、 １　Ｂ−Ａ　＋　＝ ２７・Ｘ＋２＋２８　　・Ｙ＋２５・Ｚ＋・・・である
場合、Ｘ、Ｙ、Ｚ・・・が１である桁に対応した値２２
８．１’１４，５７．・・・を論理的に発生し、これら
を加算してΣＳＥとする、モしてΣＳＥが得られれば、 ΣＳεｘ１／１６ の演算における１／１６はビットシフトにより対応でき
る。尚、表２ＫおけるΣＳの各内容は、ΣＳ八へ　ｌ　
Ｂ−Ａ　Ｉ　Ｘ４／３゜ΣＳｓ　＝ｌ　Ｂ−Ａ｜　Ｘ８
１５゜ ΣＳｃ　＝ｌ　Ｂ−Ａ｜　Ｘ８／６゜ ΣＳｏ　＝　ｌ　Ｂ−Ａｌ　ｘ８／７゜であり、１／９
の場合と同様にして実行可能である。このようにΣＳの
論理出力後に１／２Ｋで除すことにより誤差の値を±１
′程度に押えることができる。

尚、上記の第４グループの演算において、論理テーブル
の内容を下記の表３に示しておく。

表３ また、上記の演算において、例えば１／９を実行するの
に予め乗する数を１６としたが、これをどう決めるかは
誤差の許容範囲による。例えば１２８／９＝”１４．２
２で小数点以下を四捨五入という精度を要するときは、
ビットシフト加算で何回演算するか、即ち、小数点以下
が累積され０゜５以上になるか否かが問題となり、１／
９のときは８／９の演算を行うときが最大で３ビツトシ
フトされるから、０．５に影響を及ぼさないようにする
には予め４ビツト（１６倍）拡張しておけばよいことが
分る。

尚、本発明は上記実施例に限定されるものではなく、本
発明の要旨の範囲内で種々の変形実施が可能である。

［発明の効果］ 以上説明したように、本発明によれば補間データの生成
を従来のようにＲＯＭを使用せずにビットシフトと加算
とによって演算を行う論理回路で構成しているため、Ｌ
ＳＩ化が可能であって回路の小規模化と低廉化とを達成
することができる。

【図面の簡単な説明】

第１図は本実施例装置のブロック図、第２図は補間が必
要な穴を示す概略説明図、第３図はデータ補間が必要な
装置の一例としての超音波診断装置のブロック図、第４
図は入力データと補間との関係を示すタイミングチャー
ト、第５図は従来の補間回路のブロック図でおる。 ３１・・・乗算論理回路、３２・・・除算論理回路。

Claims (2)

【特許請求の範囲】
1. （１）ディジタルデータＡ、Ｂ間で欠落しているｎ個の
   データのうち、前記データＡ、Ｂのうちの値の小さいデ
   ータをＭｉｎ（Ａ、Ｂ）としてこのＭｉｎ（Ａ、Ｂ）か
   らｉ番目のデータＤｉを、 Ｄｉ＝Ｍｉｎ（Ａ、Ｂ）＋ ｜Ｂ−Ａ｜・ｉ／（ｎ＋１） の演算により求めてデータ補間を行う補間回路において
   、上式の｜Ｂ−Ａ｜・ｉ／（ｎ＋１）のうちの乗算を、
   上位ビット側にシフトするビットシフトと加算とによっ
   て実行する乗算論理回路と、｜Ｂ−Ａ｜・ｉ／（ｎ＋１
   ）のうちの除算を、下位ビット側にシフトするビットシ
   フトと加算とによつて実行する除算論理回路とを設けた
   ことを特徴とする補間回路。
2. （２）（ｎ＋１）が２＾Ｋ（Ｋは自然数）以外の値であ
   るときは、｜Ｂ−Ａ｜・２＾Ｋ／（ｎ＋１）を前記乗算
   論理回路によって論理的に発生し、 ｛｜Ｂ−Ａ｜・２＾Ｋ／（ｎ＋１）｝・１／２＾Ｋの除
   算を前記除算論理回路でのビットシフトにより達成する
   特許請求の範囲第１項記載の補間回路。