JPS6381551A - メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 以下の順序に従って本発明を説明する。

Ａ、産業上の利用分野 Ｂ０発明の概要 Ｃ９従来技術［第５図］ Ｄ１発明が解決しようとする問題点 ［第６図乃至第８図］ Ｅ１問題点を解決するための手段 Ｆ９作用 Ｇ、実施例し第１図乃至第４図］ Ｈ０発明の効果 （Ａ、産業上の利用分野） 本発明はメモリ装置、特に出力バッファ回路の出力信号
の変動によフて生じるノズルによる誤動作を防止するこ
とのできるメモリ装置に関する。

（Ｂ、発明の概要） 本発明は、メモリ装置において、 出力バッファ回路の出力信号の変動によって生じるカレ
ントノイズによフてアドレスが変化しその結果出力バッ
ファ回路の出力信号が変化するという誤動作を防止する
ため、 出力バッファ回路の前段にスイッチング手段を設け、出
力バッファ回路の出力信号の変動によるカレントノイズ
によって生じるアドレスの変化によって出力バッファ回
路の出力信号が変化する可能性のある期間上記スイッチ
ング手段をオフするようにしたものである。

（Ｃ，従来技術）［第５図コ 第５図は半導体メモリａの回路構成の概略を示す回路ブ
ロック図であり、Ｔａはアドレス信号を受けるアドレス
入力端子、Ｔｃはコントロール化・号を受けるコントロ
ール信号入力端子、ＩＮＶＩはアドレス信号をうけるア
ドレス人力バッファ回路をなすインバータ回路で５その
出力は周辺回路すに人力される。Ｉ　ＮＶ２はコントロ
ール信号を受ける人力バッファ回路をなすインバータ回
路で、その出力はコントロール回路Ｃに人力される。

ｄはメモリセル群、ｅは読み出されたメモリセルの記憶
データを増幅するセンスアンプ、ｆはセンスアンプｅか
ら出力された信号を受ける出力バッファ回路であり、Ｐ
チャンネルＭＯＳ　Ｆ　ＥＴＭａとＮチャンネルＭＯ３
ＦＥＴＭｂとからなるＣＭＯＳインバータ、そねに対す
る入力回路となるインバータＩ　ＮＶ３．４、ノア回路
ＮＯＲ、ナンド回路ＮＡＮＤ及びインバータＩＮＶ５か
ら構成されており、Ｔｏは該出力バッファ回路ｆの出力
端子である。

上記ナンド回路ＮＡＮＤはコントロール回路ＣからのＯ
Ｄ倍信号アウトプットディセーブル信号）を一方の入力
端子に受け、センスアンプｅからのデータ信号を他方の
入力端子に受ける。また、上記ノア回路ＮＯＲはコント
ロール回路ＣからのＯＤ倍信号インバータＩＮＶ５によ
って反転した信号を一方の入力端子に受け、センスアン
プｅからのデータ信号を他方の入力端子に受ける。

そして、ノア回路ＮＯＨの出力信号がインバータＩ　Ｎ
Ｖ３によって反転されてＰチャンネルＭＯ３ＦＥＴＭａ
のゲートに印加され、ナンド回路ＮＡＮＤの出力信号が
インバータＩ　ＮＶ４によって反転されてＮチャンネル
ＭＯ５ＦＥＴＭｂのゲートに印加される。このメモリの
出力端子ＴＯにはＴＴＬ等の論理回路が接続される。Ｃ
２は負荷側の容量である。

Ｔｖはメモリａの電源端子、Ｔｇは同じく接地端子であ
り、電源端子Ｔｖと接地端子Ｔｇとの間に例えば６ｖの
電源電圧Ｖｃｃを受ける。

尚、１ｓはメモリａのソケットにより生じるインダクタ
ンス（１０ｎＨ）、Ｉｌｖは電源側リードフレーム及び
ホンディングワイヤにより電源側に存在するインダクタ
ンス（３０ｎＨ）、　ＩＬｇは接地側リードフレーム及
びボンディングワイヤにより接地側に存在するインダク
タンス（３０ｎＨ）である。このインダクタンスの存在
が大きな問題をもたらすのであるが、こむについては後
で詳細に説明する。

（Ｄ、発明が解決しようとする問題点）［第６図乃至第
８図］ ところで、第５図に示した半導体メモリａにおいては出
力バッファ回路ｆの動作によってその接地ラインあるい
は電源ラインにノイズが生じインバータ回路ＩＮＶＩが
誤動作してアドレスの変化を招き、それが最終的に出力
バッファ回路ｆの出力信号の変動を招くという問題があ
った。この問題について詳しく説明すると、出力バッフ
ァ回路ｆは電源電圧Ｖｃｃが６■であり、「ハイ」のと
きは出力電圧が６Ｖ、「ロウ」のときは出力電圧がＯｖ
である。その電源電圧Ｖｃｃの２分の１の電圧が３Ｖで
あるのに対して、半導体メモリａの出力側に接続される
ＴＴＬ回路は一般にロジックスレッシュホールド電圧が
１．５Ｖである。従って、出力バッファ回路ｆの出力電
圧がＯｖから上昇して１．５Ｖをよぎるとき「ロウ」か
ら「ハイ」に切換わることになるのに対して出力バッフ
ァ回路ｆの出力電圧が６Ｖから４．５ｖ低下して１．５
ｖをよぎるとき「ハイ」から「ロウ」になることになり
、「ハイ」から「ロウ」に切換わるときの方が読み出し
可能な状態になるに要する時間が長くなり易い。そこで
、その時間をできるだけ短くシて読み出し速度を高める
ためにはＭＯ３ＦＥＴＭｂの駆動能力を高めることによ
り負荷容量Ｃ２の放電電流を大きくして早く放電させる
必′σがある。特に、出力バッフ７回路ｆに接続するボ
ートの数が多い程放電電流を大きくする必要がある。し
かし、放電を急速に行うと上述した寄生インダクタンス
ｆＬｇ、ρＳにより逆起電力が発生するので、接地ライ
ンが真正の接地よりもその逆起電力の分、ＣＩ−、いレ
ベルになる。それが第６図に実線で示すようなノイズ（
ＦＡ幅２Ｖ程度）となって現われる。そして、このノイ
ズが上記インバータ回路ｒＮＶ１の動作に大きな影習を
与える。というのは、メモリａの前段は後段と同じよう
にＴＴＬ回路からなり、アドレス４５号の「ハイ」の電
圧ＶＩＮ１１が２．４Ｖ（ちなみに入力アドレス信号（
７）　Ｉ’　Ｃ１ウ、　ノに圧ＶＨＩ１．が０．６Ｖ）
であり、２．４ｖの人力アトレス信号を「ハイ」の４３
号とし・て処理できなけむばならないが、上述の逆起電
力によって真正の接地と半導体メモリａ内の接地との間
にノイズ源が介挿された状態が過渡的に生じるので、２
，４ｖのアドレス信号を「ロウｊの１５号として受は入
れて処理してしまう。即ち、インバータ回路ｒＮＶ１の
図示しない接地側ＭＯ３ＦＥＴのゲートの電位か２，４
ｖであってもそのソースの電位がノイズによって実際に
２ｖにも達し、しかもＭＯ５ＦＥＴ自身！■以上のしき
い値′１π圧を有するのでそれのゲート・ソース間の電
圧はしきい値電圧以下になり、４通しなければならない
のに４通し得ない。その結果、インバータ■ＮＶＩの出
力′電圧は第６図において１点鎖線で示すようにノイズ
によって次段の回路の論理しきい値を越える。その結果
、その次段の回路は出力電圧が「ハイＪで６ｖでなけれ
ばいけないのに第６図において破線で示すようにＯｖ付
近まで低下してしまう。このようなノイズはカレントノ
イズと称され、このようなカレントノイズによフてイン
バータ回路ｒＮＶ１が過渡的に誤動作するという結果を
もたらす。これはノイズによってアドレスが変動してし
まうということにほかならない。そして、アドレスの変
化より読出しデータの内容が異なり、延いては出力バッ
ファ回路ｆも過渡的に誤動作する。その結果、第８図に
おいて破線で示す発振現象が生したりすることがあり得
る。

というのは、カレントノイズの問題が仮にないとした場
合には読出しデータ信号Ｄａｔａが第８図において実線
で示すように「ロウ」レベルがら「ハイ」レベルに変化
した場合にはそれに応じて出力バッファ回路ｆの出力信
号Ｏｕｔが実線で示すように「ロウ」レベルに変化し、
その？＆異なるアドレスにアクセスされて読出しデータ
信号Ｄａｔａの内容が変るまでは読出しデータ信号Ｄａ
ｔａ及び出力バッファ回路ｆの出力信号Ｏｕｔは変化し
ない筈である。

しかるに、読出しデータ信号Ｄａｔａの変化（誤動作に
よらない変化）によフて出力信号Ｏｕｔか変化すると、
この出力信号Ｏｕｔの変化によって」−述したカレント
ノイズが発生しその結果アドレスが一時的に変化すると
いう誤動作か生しる。そして、このアドレスの一時的変
化によって読出しデータ信号Ｄａｔａが破線に示すよう
に変化する。１゛ると、この読出しデータイ５号Ｄａｔ
ａの変化によって出力信号Ｏｕｔが変化し、そして、こ
の出力（ａ号Ｏｕｔの変化がカレントノイズを発生させ
てアドレスの一時的変化をもたらして読出しデータ信号
・Ｄ　ａ　ｔ　ａを変化させる。その結果、上述したよ
うに第８図において破線で示す発振現象が生じ得るので
ある。

また、カレントノイズが発生してアドレス信号が変化す
るとイコライズ用アトレストランディジョンパルスが発
生しイコライズが為されてしまうので、出力ｆＳ号Ｏｕ
ｔの読み出しが行われ得る時間でなければならないのに
アトレストランディジョンパルスの発生に伴うイコライ
ズによって過渡的に不確定な状態が発生し、読み出しが
できなくなるということも起こり得る。

尚、カレントノイズは負荷容ＱＩＣｉＬを放電するとき
だけでなく負荷８昨Ｃ４２を充電するときも、即ち、出
力電圧が「ロウ」から「ハイ」に立ち上るときも発生す
る。

このような誤動作はカレントノイズが発生しないように
すれば解決することができるのであるが、高速スターテ
ィックＲＡＭ等の場合出力バッファ回路の駆動能力を高
めて負荷容ｆｆ１ｃｕの放電速度あるいは充電速度を早
くしなければならないのでカレントノイズの発生は避は
得ない。

そこで、本発明はカレントノイズが発生してもメモリ装
置が誤動作しないようにすることを目的とする。

（Ｅ、問題点を解決するための手段） 本発明メモリ装置は上記問題点を解決するため、出力バ
ッファ回路の前段にスイッチング手段を設け、出力バッ
ファ回路の出力信号の変動によるカレントノイズによっ
て生じるアドレスの変化によって出力バッファ回路の出
力信号が変化する可能性のある期間上記スイッチング手
段をオフするようにしたことを特徴とするものである。

（Ｆ、作用） 本発明メモリ装置によれば、出力バッファ回路の出力信
号の変動によるカレントノイズによフて出力バッファ回
路の出力信号が変化する可能性のある期間出力バッファ
回路には信号が入力されないので、カレントノイズが発
生してもそのカレントノイズによって出力バッファ回路
の出力信号が変化する虞れはない。従って、メモリ装置
の出力バッファ回路はカレントノイズが発生しても誤動
作しない。

（ａ、実施例）［第１図乃至第４図］ 以下、本発明メモリ装置を図示実施例に従フて詳細に説
明する。

第１図は本発明メモリ装置の一つの実施例を示す回路ブ
ロック図であり、同図において、１はアドレスバッファ
、２はアドレスデコーダ、３はメモリ回路、４はセンス
アンプ、５はスイッチング回路、６は出力バッファ回路
である。

このメモリ装置はセンスアンプ４と出力バッファ回路６
との間にスイッチング回路５が設けられてあり、該スイ
ッチング回路５はアドレスバッファ１から出力されるＡ
ＴＰ（アトレストランディジョンパルス）φにより制御
され、該ＡＴＰφが「ハイ」のとき、即ち、アドレスが
変化したときオフし、ＡＴＰφが「ロウ」のときオンす
るようになっていることに特徴がある。

第２図はタイムチャートであり、この図に従って動作説
明をする。

アドレス信号が変化すると［（イ）参照］そのアドレス
信号を受けるアドレスバッファ１の出力信号が変化する
［（ロ）参照］と共にＡＴＰφが発生し［（ハ）参照コ
、このＡＴＰφがメモリ回路３及びセンスアンプ４にイ
コライズ用の信号して印加される。従って、メモリ回路
３のメモリセルの出力（ビット線の出力）、センスアン
プ４の出力がイコライズされる。尚、このＡＴＰφはス
イッチング回路５に対してもスイッチング信号として伝
送され、スイッチング回路５はこのＡＴＰφによってオ
フされるが、ここではスイッチング回路５かオフするこ
とは余り意味を持たない。

その後（アドレスバッファ１の出力信号が変化したあと
）、アドレスデコーダ２の出力信号が変化し［（ニ）参
照］、そわに伴ってイコライズされていたセルの出力、
センスアンプ４の出力が変化し、延いては出力バッファ
回路６の出力信号も変化する。これによフて新しいアド
レスについての出力が完了したことになる。しかし、出
力バッファ回路６の出力信号の変化によって前述のとお
りカレントノイズが発生し、アドレス信号が−・時的に
変動する・［（へ）参照］。アドレス信号が−・時的に
変動すると当然にアドレスバッファ１の出力信号が一時
的に変動する［（ト）参照コ。アドレスバッファ１の出
力信号が変動するとそれに伴ってＡＴＰφが発生する［
（チ）参照］。ところで、このＡＴＰφはスイッチング
回路５に印加され、ＡＴＰφの発生期間中スイッチング
回路５がオフ状態に保たれる。従って、カレントノイズ
によるアドレス信号の変動（へ）に伴ってアドレスデコ
ーダ２の出力信号が変動し、それに伴フてメモリセルの
出力が変動［（ヌ）参照］し、センスアンプ４の出力が
変動［（ル）参照コしても、そのセンスアンプ４の出力
の変動が出力バッファ回路６に伝送されることはスイッ
チング回路５によって阻止される。従って、カレントノ
イズによる出力バッファ回路６の出力信号の変動［（ヲ
）参照］は回避することができる。そして、ＡＴＰφが
消え正常な状態に戻ったときにはスイッチング回路５が
オン状態に戻る。尚、スイッチング回路５がオフする期
間は数ｎ〜十数ｎ５ｅｃと短く、且つ出力バッファ回路
６を構成するＭＯＳＦＥＴの人力インピーダンスが大き
いのでスイッチ。

ング回路５がオフしても出力バッファ回路６の出力信号
は変動しない。従って、出力バッファ回路６の出力信号
Ｏｕｔがカレントノイズによって変動することを防止す
ることができる。依って、第８図において破線で示した
ようなカレントノイズによる発振現象を阻むことができ
るし、また、カレントノイズの発生に起因するアトレス
トランディジョンパルスの発生によりメモリ回路３やセ
ンスアンプ４がイコライズされた状態になってもそれが
出力バッファ回路６にＩＶＷを及ぼすことがスイッチン
グ回路５によって阻まれる。従って、メモリ装置からの
読み出しを支障なく行うことができる。

尚、スイッチング回路５をオフにしてセンスアンプ４の
出力が出力バッファ回路６に伝わるのを禁止すべき期間
というのは出力バッファ回路６の出力信号Ｏｕｔの変動
が起きた後その変動によって生じたカレントノイズに起
因して出力バッファ回路６の出力側が変動する期間であ
り、その期間スイッチング回路５をオフにすることは首
通ＡＴＰφをスイッチング回路５のスイッチング信号と
することによって行うことができる。しかし、メモリ装
置の特性等によってはスイッチング回路５のオフ期間を
遅延させたり、あるいは引き延ばしたりすることが必要
になることもあり、そのような場合にはパスル遅延回路
あるいはパルス引き延ばし回路を設け、ＡＴＰφをその
パルス遅延回路あるいはパルス引き延ばし回路を介して
スイッチング回路５にスイッチング信号として印加すれ
ば良い。

第３図はスイッチング回路の第１の具体例５ａを示す回
路図である。

スイッチング回路５ａは直列に接続された４個のＭＯＳ
ＦＥＴＱＩ、Ｑ２、Ｑ３、Ｑ４からなり、Ｑｌ、Ｑ２は
共にＰチャンネル型のＭＯＳＦＥＴで、ドレインが電ｆ
！Ｘ端子Ｖｄｄに接続されたＭＯＳＦＥＴＱＩはゲート
にＡＴＰφを受ける。

また、Ｑ３、Ｑ４は共にＮチャンネルＭＯＳＦＥＴで、
ドレインが接地されたＭＯＳＦＥＴＱ４はゲートにＡＴ
Ｐφの反転信号を受ける。そして、ＭＯＳＦＥＴＱ３と
Ｑ４のゲートにはセンスアンプ４からのデータ信号が印
加され、ＭＯＳ　Ｆ　ＥＴＱ２とＱ３の互いに接続され
たソースから反転データ信号が出力される。

このスイッチング回路５ａはＡＴＰφが来るとＭＯＳＦ
ＥＴＱＩとＱ４が共にオフし、スイッチング回路５ａ出
力点（Ｑ２とＱ３の互いに接続されたソース）がフロー
ティング状態になり、データ信号Ｄａｔａのセンスアン
プ４から出力バッファ回路５への伝送を阻む。

第４図はスイッチング回路の第２の具体例５ｂを示す回
路図である。

１１はセンスアンプ４の出力信号を人力信号として受け
るＣＭＯＳインバータで、その入出力間にイコライズ用
ＭＯ３ＦＥＴＱ５が接続されている。該ＭＯＳＦＥＴＱ
５はＡＴＰφをゲートに受けるとＣＭＯＳトンバータ■
１の入出力間を短絡する。ＣＭＯＳインバータ１１は入
出力間か短絡されたとき出力電位が中間電位Ｖｍになる
ように設計されている。Ｉ２は上記ＣＭＯＳインバータ
■１の出力信号をゲートに受けるインバータで、上記中
間電位Ｖｍよりも高い論理しきい値ＶｔｈＨを有してお
り、この出力信号はＣＭＯＳインバータ構成するＭＯＳ
ＦＥＴＱ６のゲートに接続されている。Ｉ３は上記ＣＭ
ＯＳインバータ■１の出力信号をゲートに受けるインバ
ータで、上記中間電位Ｖｍよりも低い論理しきい値ｖｔ
ｈＬを有しており、この出力信号は上記ＭＯ５ＦＥＴＱ
６に接続されて上記ＣＭＯＳインバータを構成するＭＯ
ＳＦＥＴＱ７のゲートに印加される。

このようなスイッチング回路５ｂにおいては、ＡＴＰφ
によってＭＯＳＦＥＴＱ５がオンするとインバータ■１
の人出方間が短絡され、インバータ■１の出力電位が中
間電圧Ｖｍになる。すると、インバータＩ３の出力信号
は「ロウ」になり、インバータＩ２の出力信号は「ハイ
」になる。その結果、ＣＭＯＳインバータを構成するＭ
Ｏ３ＦＥＴＱ６とＱ７は共にオフし、その出力端子は電
気的にフローティング状態になる。

しかして、ＡＴＰφが到来するとスイッチング回路５ｂ
によってセンスアンプ４から出力バッファ回路６へのデ
ータ信号の伝送を禁止することができる。

（Ｈ，発明の効果） 以上に述べたように、本発明メモリ装置は、出力バッフ
ァ回路の前段にスイッチング手段が設けられ、上記スイ
ッチング手段は出力バッファ回路の出力信号の変動によ
りて生じるノズルの影響により上記出力バッファ回路の
出力信号が変化する可能性のある期間オフするように制
御されることを特徴とする。

従って、本発明メモリ装置によれば、出力バッファ回路
の出力信号の変動によるカレントノイズによって出力バ
ッファ回路の出力信号が変化する可能性のある期間出力
バッファ回路には信号が入力されないので、カレントノ
イズが発生してもそのカレントノイズによって出力バッ
ファ回路の出力信号が変化する虞れはない。従って、メ
モリ装置の出力バッファ回路はカレントノイズが発生し
ても誤動作しない。

【図面の簡単な説明】

第１図及び第２図は本発明メモリ装置の一つの実施例を
説明するためのもので、第１図は回路図、第２図はタイ
ムチャート、第３図はスイッチング手段の第１の具体例
を示す回路図、第４図はスイッチング手段の第２の具体
例を示す回路図、第５図は従来例を示す回路ブロック図
、第６図乃至第８図は問題点を説明するためのもので、
第６図はインバータＩＮＶＩの出力波形図、第７図は出
力バッファの出力波形図、第８図は読出しデータ信号と
出力バッファ回路の出力信号の波形図である。 符号の説明 ５．５ａ、５ｂ・・・スイッチング手段、６・・・出力
バッファ回路。 ヨ ミ・ 実力’Ｆｓｆｌりぞ示す回路ブ°ロック図第１図 第２図 スイッチインク゛手段の第１の 具イ本例を示す回路図 第３図 スイッチインク゛手段の第２の 具イ本例ぞ示す回路図

Claims (1)

【特許請求の範囲】
1. （１）出力バッファ回路の前段にスイッチング手段が設
   けられ、 上記スイッチング手段は出力バッファ回路の出力信号の
   変動によって生じるノズルの影響により上記出力バッフ
   ァ回路の出力信号が変化する可能性のある期間オフする
   ように制御される ことを特徴とするメモリ装置