JPS63252481A - 不揮発性半導体メモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は不揮発性トランジスタを使用し、デ・−タの
書換えが可能な不揮発性半導体メモリに関する。

（従来の技術） データの書換えが可能な不揮発性半導体メモリは、Ｅ　
Ｐ　ＲＯＭ　（Ｅ　ｒａｓａｂｌｅ　ａｎｄ　Ｐ　ｒｏ
ｇｒａｍａｂｌｅＲｅａｄ　０ｎｒｙ　Ｍｅｍｏｒｙ　
）として良く知られている。

このＥＰＲＯＭに使用されるメモリセルはソース。

ドレイン領域間のチャネル領域上にフローティングゲー
ト電極（浮遊ゲートｌｆｆ１）とコントロールゲート電
１（ｉ（制御ゲート電極）とを積層した２重ゲート型の
ものが良く知られている。

第１６図はこの方式の従来のメモリセルの素子構造を示
す断面図である。Ｐ型半導体基板５０の表面にはＮ型拡
散層からなるソース領域Ｓとドレイン領域りが互いに分
離して形成されている。上記ソース、トレイン領域相互
間にはチャネル領域５１が設定されており、このチャネ
ル領域５１上にはゲート絶縁膜を介して、例えば多結晶
シリコンで構成されたフローティングゲート電極５２が
設けられ、さらにこのフローティングゲート電極５２上
にはゲート絶縁膜を介して多結晶シリコンで構成された
コントロールゲート電極５３が設けられている。

第１７図は上記第１６図の従来セルを使用したメモリの
等価回路図である。ここでセルトランジスタ６０は第１
６図の２重ゲート型のものであり、このセルトランジス
タ６０のドレイン領域りにはこの領域を構成する前記拡
散層を延長して構成されたビットＦｉＢＬが接続されて
いる。さらに、コントロールゲート電極５３にはこの電
極を構成する多結晶シリコンで構成されたコントロール
ゲート線（制御ゲート線）ＣＧが接続されている。また
、ソース領域Ｓはアース（ＧＮＤ）に接続されている。

このようなメモリの動作モードにはデータの消去、書込
み及び読出しの各モードがあり、第１８図は各動作モー
ドにおいてソース領域Ｓ、ビット線ＢＬ、コントロール
ゲート線ＣＧに供給される電圧をまとめて示したもので
ある。なお、ＥＰＲＯＭを内蔵した集積回路で使用され
る電源電圧はＧＮＤ、Ｖｃ　ｃ　１Ｖｐ　ｐの３種類で
あり、通常の場合、ＧＮＤ−ＯＶ、Ｖｃ　ｃ　−５Ｖ。

Ｖｐ　ｐ　＝１２．５Ｖｒある。

まず、始めにデータ書込みモードを説明する。

このモードは電子注入モードとも呼ばれ、フローティン
グゲート電極５２に電子を注入することによってセルト
ランジスタの閾値電圧を上昇させるものである。すなわ
ち、この場合には、ＢＬ−１２，５Ｖ、ＣＧ−１２，５
ＶＳＳ−ＯＶｋ：設定される。このとき、トランジスタ
６０のソース領域Ｓからドレイン領域りに向かって電子
が走行する。

そして、特にドレイン領域りの近傍に生じる空乏留に電
界が集中し、これにより電子がより加速されて基板５０
の表面から絶縁膜のエネルギー障壁を越えるに十分なエ
ネルギーが与えられる。このような電子はホット・エレ
クトロンと呼ばれ、この電子はコントロールゲート１！
極５３の高電圧に引かれてフローティングゲート電極５
２に飛び込み、ここに捕獲される。この結果、フローテ
ィングゲート電極５２が負に帯電し、その下のチャネル
領域５１はＭＯ８反転を起こしにくくなり、実質的に閾
値電圧が上昇する。

データ消去モードは電子放出モードとも呼ばれ、各セル
に紫外線を照射することにより行なわれる。

上記データ書込みモードで７０−ティングゲート電極５
２に注入された電子は紫外線により励起され、絶縁膜の
障壁を越えてコントロールゲートゲート電極５３または
基板５０に放出され、これにより閾値電圧は低下する。

データ読出しモードの場合には、ＢＬ−２Ｖ、ＣＧ−５
Ｖ、５−ＯＶに設定される。このとき予め７０−ティン
グゲート電極５２に電子が注入されているセルでは閾値
電圧が大きくなっているので、ソース、ドレイン領域間
にはセル電流が流れず、ビット線の電圧は２ｖのまま保
持される。これに対し、電子が放出されているセルでは
閾値電圧が小さくなっており、ソース、ドレイン領域間
にセル電流が流れるので、ビット線の電圧が降下し、は
ぼＯＶになる。このようにビット線の電圧はセルトラン
ジスタのフローティングゲート電極５２の電子注入状態
に応じて異なり、その電位差をビット線に接続された図
示しないセンスアンプ回路で増幅することにより、論理
的な１′、“０″の判定を行なう。

この従来のメモリで問題となるのはデータ読出しモード
のときであり、２ｖという微少電位差をセンスアンプ回
路で増幅していることである。すなわち、センスアンプ
回路では、わずか２Ｖの電位差を増幅してレベル判定を
行なわなければならない。

それでは、なぜ、読出しモードの際にビット線の電圧を
５Ｖまで上げず、２Ｖ程度にまで押さえ込む必要がある
のかについて説明する。読出しモードに、ＢＬ−５Ｖに
設定するとドレイン領域りの電圧は５■になる。すると
、ソース、ドレイン領域間には、電界の強さは弱いが、
データ書込みモードにおける電界の加わり方と同様の電
界が印加されることになる。従って、電子を放出してい
るセルが長時間に渡りデータ読出しモードにされている
と、フローティングゲート電極５２に電子が少しずつ注
入され、閾値電圧が次第に高くなっていってしまう。そ
して、ある一定の時間が経過したときには論理的誤動作
を引き起こすことになる。

このような現象をソフトライト（弱い書込み）現象と呼
び、このソフトライト現象の時間に対する耐性をリード
・リテンション特性（ｖｃ出し時のデータ保持特性）と
呼ぶ。

このリード・リテンション特性を改良するためには、読
出しモード時におけるビット線の電圧を下げれば良いが
、逆に電子注入セルと電子放出セルとのビット線電圧差
が小さくなり、論理的マージンが低下してしまう。従っ
て、従来ではＢＬ＝２Ｖ程度に設定し、リード・リテン
ション特性に対しては十分な対策を行ない、一方では論
理的マージンが小さくなるという点に対してはセンスア
ンプ回路を高性能化する等して、センスアンプ回路自体
に大きな負担をかけていた。

このように従来では、センスアンプ回路に余りに多くの
負担をかけすぎているために、以下のような種々の問題
が明らかになった。その第１の問題点として、センスア
ンプ回路の構成が複雑化し、集積回路化する際にチップ
面積が増大することである。チップ面積の増大は製造価
格の増加をもたらす。第２の問題点として、読出しモー
ド時における動作電源電圧マージンが小さくなり、特に
低電圧動作が不利となることが挙げられる。第３の問題
点として、ビット線に供給するための２ｖという中間の
定電圧源が必要となる。このような中間電圧を作成する
回路を内蔵することにより、消費電流が増加し、低消費
電力化が不利となる。

（発明が解決しようとする問題点） このように従来の不揮発性半導体メモリでは、チップ面
積が増大する、低電圧動作に不利である、低消費電力化
に不利である、等の欠点がある。

この発明は上記のような事情を考慮してなされたもので
あり、その目的は、低電圧、低消費電力化を可能ならし
めるとともに、センスアンプ回路を始めとする周辺回路
の簡素化と動作速度の高速化を可能ならしめる不揮発性
半導体メモリを提供することにある。

［発明の構成］ （問題点を解決するための手段） この発明の不揮発性半導体メモリは、第１導電型の半導
体基板と、上記基板内に設けられた第２導電型の第１及
び第２拡散層と、上記第１、第２拡散層相互間に設定さ
れたチャネル領域と、上記チャネル領域上に設けられた
浮遊ゲート電極と、上記浮遊ゲート電極上に設けられた
制御ゲート電極と、上記第１拡散層の少なくとも上記チ
ャネル領域と接する側に設けられチャネル領域との間の
電界集中を緩和する手段もしくは上記チャネル領域の上
記第１拡散層近傍で発生するキャリアが上記浮遊ゲート
電極に注入されることを阻止するキャリア注入阻止手段
とから構成されたメモリセルと、データの書込み時及び
読出し時にそれぞれ所定電圧を上記制御ゲート電極に供
給するＩＩ＋御ゲート線と、データの書込み時及び読出
し時にそれぞれ所定電圧を上記第１拡散層に供給する読
出し線と、データの書込み時及び読出し時にそれぞれ所
定電圧を上記第２拡散層に供給する書込み線とから構成
されている。

（作用） この発明の不揮発性半導体メモリでは、データの書込み
時と読出し時ではメモリセルのソース。

ドレインとなる第１、第２拡散層間に流れる電流の向き
が反対となるように電圧を印加し、データ読出し時の電
界集中が問題となる第１拡Ｗ１層については電界集中を
緩和する手段もしくは第１拡散層近傍で発生するキャリ
アが浮遊ゲート電極に注入されることを阻止するキャリ
ア注入阻止手段を設けることにより、浮遊ゲート電極へ
のキャリアの注入を防止している。

（実施例） この発明の不揮発性半導体メモリで使用されるメモリセ
ルは第１図の断面図に示すように構成されている。すな
わち、Ｐ型半導体基板１０の表面にはソースもしくはド
レイン領域となるＮ型の拡散１ｉ１１．１２が分離して
形成されている。上記拡散層１１、１２の相互間にはチ
ャネル領域１３が設定されており、このチャネル領域１
３上にはゲート絶縁膜を介して、例えば多結晶シリコン
で構成されたフローティングゲート電極１４が設けられ
ており、さらにこの上には多結晶シリコンで構成された
コントロールゲート電極１５が設けられている。

また、このメモリセルでは上記一方の拡散層１１のチャ
ネル領域１３と接する部分が、チャネル領域１３との間
の電界集中を緩和する構造もしくは、チャネル領域１３
のこの拡散層１１の近傍で発生するホット・エレクトロ
ンがフローティングゲート電極１４に注入されることを
阻止する構造にされている。

なお、このような構造を第１図では符号１６で示してい
る。

上記メモリセルを用いて不揮発性メモリを構成する場合
には第２図の回路図に示すように回路接続を行なう。す
なわち、図中のトランジスタ２０は第１図のような構成
のものであり、このトランジスタ２０の一方の拡散層１
１には読出し１ＱＲＬが、他方の拡散層１２には書込み
線ＷＬがそれぞれ接続され、さらにコントロールゲート
電極１５にはコントロールゲート線ＣＧが接続される。

このような不揮発性メモリの動作モードは、従来の場合
と同様にデータ書込み、消去、及び読出しモードがある
。第３図は各動作モードにおいて、書込み１ＱＷＬ、コ
ントロールゲート線ＣＧ、読出し線ＲＬそれぞれに供給
される電圧をまとめて示したものである。

まずデータ書込みモード（電子注入モード）の場合ニハ
、ＷＬ−１２，５Ｖ、ＣＧ−１２，５Ｖ。

ＲＬ−ＯＶに設定される。このとき、セル２０の拡散層
１１．１２の間に１２．５Ｖの高電圧が印加され、電子
が拡散層１１から拡散層１２側へと走行し、従来と同様
に拡散層１２のチャネル領域近傍に生じる空乏筒に電界
が集中し、これにより電子がより加速されて基板１０の
表面から絶縁膜のエネルギーＩＩ！壁を越えるに十分な
エネルギーが与えられ、この電子がコントロールゲート
電極１５の高電圧に引かれてフローティングゲート電極
１４に飛び込み、ここに捕獲される。この結果、閾値電
圧が上昇する。

データ消去モードではセル２０に紫外線が照射されるこ
とにより、上記データ書込みモードでフローティングゲ
ート電極１４に注入された電子は紫外線により励起され
、絶縁膜の障壁を越えてコントロールゲートゲート電極
１５または基板１０に放出され、これにより同値電圧は
低下する。

データ読出しモードの場合には、ＷＬ＝ＯＶ。

ＣＧ−５Ｖ、ＲＬ−５Ｖ１．：設定される。このとき、
フローティングゲート電極１４に電子が注入されている
セルトランジスタ２０は！４値電圧が高くなっているの
で、読出し線ＲＬと書込み線ＷＬとの間にはセル電流が
流れず、読出し線ＲＬの電圧は５■のまま保持される。

これに対し、電子が放出されているセルトランジスタ２
０では同値電圧が低くなっているので、読出しｌ１ｌＲ
Ｌと書込み線ＷＬとの間にセル電流が流れ、読出しＩＩ
ＲＬの電圧はほぼＯＶに降下する。そして、読出しｌ１
ｌＲＬの５ＶとＯＶの電位差を、この読出し線に接続さ
れた図示しないセンスアンプ回路で増幅することにより
、論理的な１”、“０″の判定が行なわれる。

ここで非常に重要なことは、データ読出しモード動作時
、読出し線ＲＬに５Ｖという通常の読出し時の電源電圧
をそのまま供給することができるという点である。しか
も、５Ｖという電圧を供給してもソフトライト現象を押
さえ、リード・リテンション特性を大幅に改善すること
ができるのである。なぜならば、読出し線ＲＬが接続さ
れた拡散層１１のチャネル１ｌｉ１３と接する部分が、
チャネ層領域１３との間の電界集中を緩和する構造もし
くは、チャネル領域１３側の拡散層１１の近傍で発生す
るホット・エレクトロンがフローティングゲート電極１
４に注入されることを阻止する構造にされているからで
ある。すなわち、読出しモード時においてチャネル領域
１３と接している拡散層１１の近傍ではホット・エレク
トロンの発生が抑制されるか、もしくは発生したホット
・エレクトロンがフローティング・ゲート電極１４に注
入されることが阻止される。このため、長時間に渡りデ
ータ読出しモードにされたとしても、フローティングゲ
ート電極１４に注入される電子の量が長時間に渡って極
めて少なくなり、リード・リテンション特性の改善を図
ることができる。

ところで、第１図中の符号１６で示される構造は、具体
的には第４図ないし第７図の断面図で示されるようなも
のである。この内、第４図と第５図のものはチャネル領
域近傍の電界の集中を緩和する場合のものであり、第４
図に示すセルは、拡散層１１のチャネル領域１３側にこ
の拡散層１１よりも低不純物濃度のＮ−型の拡散層１７
を設けるようにしたいわゆるＬ　Ｄ　Ｄ　（Ｌ　ｉｇｈ
ｔｌｙ　　Ｄ　ａｐｅｄ　　［）　ｒａｉｎ）構造のも
のであり、前記第１図の構造１６はこの低不純物濃度の
拡散層１７で構成される。第５図に示すセルは、拡散層
１１の周囲にこの拡散層１１よりも低不純物濃度のＮ−
型の拡散層１８を設けるようにしたいわゆるＧ　Ｄ　Ｄ
　（Ｇ　ｒａｔｅｄ　Ｄ　１ｆｒｕｓｅｄ　Ｄ　ｒａｉ
ｎ＞構造のものであり、前記第１図の構造１６はこの低
不純物濃度の拡散層１８で構成されている。

また、第６図と第７図のものはホット・エレクトロンが
７０−ティングゲート電極１４に注入されることを阻止
する場合のものであり、第６図のセルは、拡散層１１と
チャネル領域１３とが接する位置付近における基板１０
とフローティングゲート電極１４との間に、他の部分よ
りも膜厚が厚くされた絶縁膜Ｎ−型の拡散層１９を設け
るようにしたものであり、前記第１図の構造１Ｇはこの
絶縁膜１９で構成されている。なお、この場合、この絶
縁膜１９の代わりにキャリアとしての電子が通過しにく
い絶縁膜を設けるようにしてもよい。第７図のセルは、
コントロールゲート電極１５を拡散層１１と７０−ティ
ングゲート電極１４との間に存在しているチャネル領域
１３上にまで延長し、前記第１図の構造１６をコントロ
ールゲート電極１５の延長部分で構成するようにしたも
のである。

前記セル２０としてこのような構造のトランジスタを用
い、前記のような電圧を印加することにより、データ書
込みモードではチャネル領域１３の拡散層１２付近で電
界を集中させ、充分な電子を７０−ティングゲート電極
１４に注入させることができる。他方、データ読出しモ
ードではチャネル領域１３の拡散層１１付近での電界の
集中を緩和させることによって７０−ティングゲート電
極１４に注入される電子の発生を抑制するか、もしくは
フローティングゲート電極１４への電子の注入を阻止す
ることによりリード・リテンション特性の改善が図られ
る。

第８図はこの発明の不揮発性半導体メモリをＥＰＲＯＭ
に実施した場合のセルアレイ部分の構成を示す回路図で
ある。ここでそれぞれ前記第１図のような断面構造を有
するメモリセル２０は行列状に配置されており、同一列
に配置されたメモリセル２０は複数の読出し線ＲＬ、！
込み線Ｗ　Ｌそれぞれのうちのいずれか１本に共通に接
続されており、同一行に配置されたメモリセル２０は複
数のコントロールゲート線ＣＧのうちのいずれか１本に
共通に共通に接続されている。

第９図は上記メモリセルアレイの書込み／読出し回路の
具体的な構成を示す回路図である。ここでセル２０は上
記第８図のセルアレイ中の特定の行及び列に配置されて
いるものであり、読出し線ＲＬと、５ｖの電源Ｖｃｃと
の間には負荷回路としての抵抗３０及びスイッチ用のＰ
チャネルＭＯＳトランジスタ３１が直列に接続されてお
り、読出し１ｉ１ＲＬとアース（ＧＮＤ）との間にはス
イッチ用のＮチャネルＭＯＳトランジスタ３２が接続さ
れている。そして、上記両トランジスタ３１．３２のゲ
ート電極にはデータ書込みモードには５ｖにされ、読出
しモードではＯＶにされた書込み制御信号Ｗｒｉｔｅが
並列に供給されるようになっている。また、読出し線Ｒ
Ｌにはセンスアンプ回路３３の入力端子が接続されてい
る。

このような構成において、データ書込みモード時には書
込み制御信号Ｗｒｉｔｅが５■にされ、ＰチャネルＭＯ
Ｓトランジスタ３１が非導通とな°す、ＮチャネルＭＯ
Ｓトランジスタ３２が導通するので、読出し線ＲＬはト
ランジスタ３２を介してＯＶに設定される。このとき、
書込み＄２ＷＬとコントロールゲート線ＣＧが共に１２
．５Ｖの高電圧に設定され、前記のようにして電子注入
が行なわれる。

他方、データ読出しモード時には書込み制御信号〜Ｖｒ
ｉｔｅがＯＶにされ、ＰチャネルＭＯＳトランジスタ３
１が導通し、ＮチャネルＭＯＳトランジスタ３２は非導
通になる。これにより、読出し線ＲＬは５ｖに設定され
る。このとき、上記トランジスタ３１の導通抵抗と抵抗
３０の値の和をＲｒ、メモリセル２０が電子注入されて
いるときのＲＬ１Ｗ１間の抵抗値をＲＯｆｆ、メモリセ
ル２０が電子放出状態のときのＲＬ、ＷＬ間の抵抗値を
ＲＯｎとすると、抵抗Ｒｒの値は次のような関係を満足
するように設定されている。

Ｒｏｆｆ＞＞Ｒｒ＞＞Ｒａｎ−４ このような書込み／続出し回路では、メモリセル２０の
電子注入、放出の各状態において、読出し線ＲＬは５■
とＯＶとの間をほぼフル・スイングする。従って、電Ｉ
Ｑ電圧ＶＣＣの値を低下させても、ＲＬの電圧はＶＣＣ
とＯＶとの間をほぼフル・スイングし、低電圧動作に対
して十分な動作マージンを得ることができる。また、従
来のように２Ｖという中間電圧が不要なため、この電圧
を作成する回路が不要となり、消費電流の削減を図るこ
とができる。

ここで、この回路においてデータの書込み及び読出しの
各動作モードにおける電圧設定範囲を第３図に戻って考
えてみる。すなわち、ＷＬについてはＯ■〜１２．５Ｖ
（高電圧系）、ＣＧについては５■〜１２．５Ｖ（低、
高電圧系）、ＲＬについてはＯＶ〜５Ｖ（低電圧系）で
ある。つまり、高電圧系と低電圧系が共存する信号線は
ＣＧのみである。その他の信号１ｉＩＷＬ、ＲＬは共に
高電圧系と低電圧系に分離されている。このため、これ
らの信号を処理する周辺回路の構成が非常に簡単になる
。すなわち、この回路では周辺回路を高電圧系と低電圧
系とに分離することができるので、回路構成の簡素化を
図ることができる。

第１０図は上記第８図のメモリセルアレイの書込み／読
出し回路の他の具体的な構成を示す回路図である。この
回路では読出し線ＲＬの負荷回路としてＰチャネルＭＯ
Ｓトランジスタ３４のみを使用するようにしたものであ
る。この場合にはトランジスタ３４の導通抵抗の値がＲ
ｒとなり、この値が前記第１式のような関係を満足する
ようにそのチャネル寸法が調整される。

第１１図は上記第８図のメモリセルアレイの書込み／読
出し回路のさらに他の具体的な構成を示す回路図である
。この回路でも続出し線ＲＬの負荷回路として、上記第
１０図のものと同様にＰチャネルＭＯＳトランジスタ３
４を使用するようにしたものである。ところが、この回
路の場合にはトランジスタ３４のゲートＩｌｉにはオア
回路３５を介して上記書込み制御信号Ｗｒｉｔｅとクロ
ック信号φが供給されている。

この回路において、読出しモード時には信号Ｗｒｉｔｅ
がＯＶなので、クロック信号φがＯＶにされる期間にの
みトランジスタ３４が導通づる。従って、読出し線ＲＬ
の論理成立期間（Ｖｃｃレベルの設定期間）は、第１２
図のタイミングチャートに示すようにφ−ＯＶの期間の
みである。

このような構成によれば、ＶＣＣから読出し線ＲＬ及び
メモリセル２０を経由して書込み線Ｗしに流れていた読
出し電流は、φ−〇■の期間だけに制約することができ
、この結果としてさらに低消費電流化を図ることができ
る。

第１３図は上記第８図のメモリセルアレイの書込み／読
出し回路の他の具体的な構成を示す回路図である。この
回路では読出しｌ１ＲＬの口筒回路としてゲート電極に
オア回路３５を介して信号Ｗｒｉｔｅとクロック信号φ
とが供給されるＰチャネルＭＯＳトランジスタ３４を使
用する共に、ＣＧの電圧をそのままメモリセル２０のコ
ントロールゲ−ト電極に供給せずに、上記クロック信号
φで開閉制御されるアンド回路３６を用いて供給制御す
るように構成したものである。

第１４図はこの第１３図回路のタイミングチャートであ
る。φ−ＯＶの時は、プリチャージ期間つまりＰチャネ
ルＭＯＳトランジスタ３４が導通し、読出し線ＲＬがＶ
。Ｃにプリチャージされる。ただし、この時、アンド回
路３６の出力はＯＶであり、この出力が供給されている
メモリセル２０は非導通である。このため、読出しＪＩ
Ｌからメモリセル２０を経由して書込み線ＷＬに流れる
電流経路はなくなる。

φ＝５Ｖの時は論理成立期間であり、Ｐチャネルｕｏｓ
トランジスタ３４は非導通である。この時、ＣＧ＝５Ｖ
なのでアンド回路３６の出力も５■になる。このため、
メモリセル２０が電子注入されていれば読出し線ＲＬは
５ｖをそのまま保持し、重子放出されていればＯＶに放
電される。

以上の説明から明らかなように、この第１３図の書込み
／読出し回路ではＶＣＣから読出し線ＲＬ及びメモリセ
ル２０を経由して書込み線ＷＬに流れる直流光流経路が
存在しないため、前記第９図、第１１図のものよりもさ
らに低消Ｒ１ｒ流化を図ることができる。

第１５図は上記各書込み／読出し回路で使用されるセン
スアンプ回路３３の具体的回路図である。

ここで読出し線ＲＬの負荷回路４０としては、第９図中
の抵抗３０とＰチャネルＭＯＳトランジスタ３１、もし
くは第１１図中のＰチャネルＭＯＳトランジスタ３４等
が使用される。つまり、Ｖｃｃと読出し線ＲＬとの間に
どのような負荷回路を挿入したとしても、読出し線ＲＬ
はＯＶと５Ｖとの間をフルスイングするために、従来の
ような微少電位差を増幅する複雑なセンスアンプ回路は
必要なく、例えば図示するように単なるインバータをセ
ンスアンプ回路３３として使用することかできる。この
ため、センスアンプ回路のＷＩＩ素化が図れ、アクセス
タイムの短縮化が実現できる。

［発明の効果］ 以上説明したようにこの発明によれば、低電圧、低消費
電力化を可能ならしめるとともに、センスアンプ回路を
始めとする周辺回路の簡素化と動作速度の高速化を可能
ならしめる不揮発性半導体メモリを提供することができ
る。

【図面の簡単な説明】

第１図はこの発明の不揮発性半導体メモリで使用される
メモリセルの断面図、第２図は上記メモリセルを用いて
構成された不揮発性メモリの回路図、第３図は上記不揮
発性メモリの各動作モードで印加される電圧をまとめて
示す図、第４図ないし第７図はそれぞれ第１図のセルの
具体的構造を示す断面図、第８図はこの発明の不揮発性
半導体メモリのセルアレイ部分の構成を示す回路図、第
９図、第１０図、第１１図、第１３図はそれぞれ上記メ
モリセルアレイの書込み／読出し回路の具体的な構成を
示す回路図、第１２図は第１１図回路のタイミングチャ
ート、第１４図は第１３図回路のタイミングチャート、
第１５図はセンスアンプ回路の具体的な構成を示す回路
図、第１６図は従来のメモリセルの素子構造を示す断面
図、第１７図は上記第１６図の従来セルを使用したメモ
リの等価回路図、第１８図は上記従来メモリの各動作モ
ードで印加される電圧をまとめて示す図である。 １０・・・Ｐ型半導体基板、Ｈ，１２・・・Ｎ型の拡散
層、１３・・・チャネル領域、１４・・・フローティン
グゲート電極、１５・・・コントロールゲートｔｆｆｌ
、１７．１８・・・Ｎ−型の拡散層、１９・・・絶縁膜
、２０・・・セルトランジスタ、３０・・・抵抗、３１
．３４・・・ＰチャネルＭＯＳトランジスタ、３２・・
・ＮチャネルＭＯＳトランジスタ、３３・・・センスア
ンプ回路、３５・・・オア回路、３６・・・アンド回路
、４０・・・負荷回路、ＲＬ・・・読出し線、ＷＬ・・
・書込み線、ＣＧ・・・コントロールゲート線。 出願人代理人　弁理士　鈴江武彦 １５〜５〜ロ＝ ＝コ＞コ 第１図 第２図 １５−、：ｌ：１ 第　４　凹 第５図 第７図 第８図 第１１図 第１３図 口１５３ ５２Ｎ＝＝＝コ 第１６図 第１７図 第１８図

Claims (1)

1. 【特許請求の範囲】 １、第１導電型の半導体基板と、上記基板内に設けられ
   た第２導電型の第１及び第２拡散層と、上記第１、第２
   拡散層相互間に設定されたチャネル領域と、上記チャネ
   ル領域上に設けられた浮遊ゲート電極と、上記浮遊ゲー
   ト電極上に設けられた制御ゲート電極と、上記第１拡散
   層の少なくとも上記チャネル領域と接する側に設けられ
   チャネル領域との間の電界集中を緩和する手段とから構
   成されたメモリセルと、 データの書込み時及び読出し時にそれぞれ所定電圧を上
   記制御ゲート電極に供給する制御ゲート線と、 データの書込み時及び読出し時にそれぞれ所定電圧を上
   記第１拡散層に供給する読出し線と、データの書込み時
   及び読出し時にそれぞれ所定電圧を上記第２拡散層に供
   給する書込み線とを具備したことを特徴とする不揮発性
   半導体メモリ。 ２、前記書込み線はデータの書込み時には第１の電圧を
   、読出し時には第１の電圧よりも低い第２の電圧をそれ
   ぞれ前記第２拡散層に供給し、前記制御ゲート線はデー
   タの書込み時には第１の電圧を、データの読出し時には
   上記第１の電圧よりも低くかつ上記第２の電圧よりは高
   い第３の電圧を前記制御ゲート電極に供給し、前記読出
   し線はデータの書込み時には第２の電圧を、読出し時に
   は第３の電圧を前記第１拡散層に供給するように構成さ
   れている特許請求の範囲第１項に記載の不揮発性半導体
   メモリ。 ３、前記電界集中を緩和する手段が前記第１拡散層と前
   記チャネル領域との間に設けられ第２導電型で第１拡散
   層よりも低不純物濃度の第３拡散層で構成されている特
   許請求の範囲第１項に記載の不揮発性半導体メモリ。 ４、前記電界集中を緩和する手段が前記第１拡散層の周
   囲に設けられ第２導電型で第１拡散層よりも低不純物濃
   度の第４拡散層で構成されている特許請求の範囲第１項
   に記載の不揮発性半導体メモリ。 ５、前記読出し線が負荷回路を介して電源に接続されて
   おり、この読出し線の信号がセンスアンプ回路に供給さ
   れている特許請求の範囲第２項に記載の不揮発性半導体
   メモリ。 ６、前記負荷回路がデータの読出し時にのみ導通制御さ
   れるＭＯＳトランジスタで構成されている特許請求の範
   囲第５項の記載の不揮発性半導体メモリ。 ７、前記負荷回路がクロック信号に基づいて導通制御さ
   れるＭＯＳトランジスタで構成されている特許請求の範
   囲第５項の記載の不揮発性半導体メモリ。 ８、前記センスアンプ回路がインバータ回路である特許
   請求の範囲第５項に記載の不揮発性半導体メモリ。 ９、第１導電型の半導体基板と、上記基板内に設けられ
   た第２導電型の第１及び第２拡散層と、上記第１、第２
   拡散層相互間に設定されたチャネル領域と、上記チャネ
   ル領域上に設けられた浮遊ゲート電極と、上記浮遊ゲー
   ト電極上に設けられた制御ゲート電極と、上記チャネル
   領域の上記第１拡散層近傍で発生するキャリアが上記浮
   遊ゲート電極に注入されることを阻止するキャリア注入
   阻止手段とから構成されたメモリセルと、 データの書込み時及び読出し時にそれぞれ所定電圧を上
   記制御ゲート電極に供給する制御ゲート線と、 データの書込み時及び読出し時にそれぞれ所定電圧を上
   記第１拡散層に供給する読出し線と、データの書込み時
   及び読出し時にそれぞれ所定電圧を上記第２拡散層に供
   給する書込み線とを具備したことを特徴とする不揮発性
   半導体メモリ。 １０、前記書込み線はデータの書込み時には第１の電圧
   を、読出し時には第１の電圧よりも低い第２の電圧をそ
   れぞれ前記第２拡散層に供給し、前記制御ゲート線はデ
   ータの書込み時には第１の電圧を、データの読出し時に
   は上記第１の電圧よりも低くかつ上記第２の電圧よりは
   高い第３の電圧を前記制御ゲート電極に供給し、前記読
   出し線はデータの書込み時には第２の電圧を、読出し時
   には第３の電圧を前記第１拡散層に供給するように構成
   されている特許請求の範囲第９項に記載の不揮発性半導
   体メモリ。 １１、前記キャリア注入阻止手段が、前記第１拡散層と
   前記チャネル領域とが接する位置付近で前記基板と前記
   浮遊ゲート電極との間に設けられキャリアとしての電子
   の通過が比較的困難な絶縁膜で構成されている特許請求
   の範囲第９項に記載の不揮発性半導体メモリ。 １２、前記キャリア注入阻止手段が、前記制御ゲート電
   極を前記第１の拡散層と前記浮遊ゲートゲート電極との
   間に存在するチャネル領域上まで延長した部分で構成さ
   れている特許請求の範囲第９項に記載の不揮発性半導体
   メモリ。 １３、前記読出し線が負荷回路を介して電源に接続され
   ており、この読出し線の信号がセンスアンプ回路に供給
   されている特許請求の範囲第１０項に記載の不揮発性半
   導体メモリ。 １４、前記負荷回路がデータの読出し時にのみ導通制御
   されるＭＯＳトランジスタで構成されている特許請求の
   範囲第１３項の記載の不揮発性半導体メモリ。 １５、前記負荷回路がクロック信号に基づいて導通制御
   されるＭＯＳトランジスタで構成されている特許請求の
   範囲第１３項の記載の不揮発性半導体メモリ。 １６、前記センスアンプ回路がインバータ回路である特
   許請求の範囲第１３項に記載の不揮発性半導体メモリ。