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JPS63258046A - 半導体集積回路装置 - Google Patents

半導体集積回路装置

Info

Publication number
JPS63258046A
JPS63258046A JP62092291A JP9229187A JPS63258046A JP S63258046 A JPS63258046 A JP S63258046A JP 62092291 A JP62092291 A JP 62092291A JP 9229187 A JP9229187 A JP 9229187A JP S63258046 A JPS63258046 A JP S63258046A
Authority
JP
Japan
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package
integrated circuit
chip
wiring
matching resistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP62092291A
Other languages
English (en)
Inventor
Toshio Sudo
須藤　俊夫
Tomoaki Takubo
知章 田窪
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP62092291A priority Critical patent/JPS63258046A/ja
Priority to US07/181,084 priority patent/US4949163A/en
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、半導体集積回路装置に係り、特に高速論理回
路に適したパッケージ構造に関する。
（従来の技術） 近年、半導体集積回路の分野で高速論理動作を行なう化
合物半導体素子の開発が盛んである。
例えば、ＧａＡＳＷ板を用いた電界効果トランジスタ（
ＦＥＴ）では、１００ｐｓｅｃ程度の高速スイッチング
動作を行なうものが得られている。この様な高速動作を
行なう素子を集積化した集積回路を従来からあるパッケ
ージに封入すると、チップ単体での高速性能が引出せな
くなる、という問題がある。この高速性能の劣化の原因
は色々考えられるが、その一つに高速入力の整合終端が
取りにくいことが挙げられる。
例えば、ＧａＡｓ集積回路の入力部Ｆ　Ｅ　Ｔ　ｉ、：
高速入力信号が伝送路を経由して入力される場合、ＦＥ
Ｔの入力インピーダンスが高いために高速信号はそこで
ほぼ完全に反射し、入力信号と干渉して波形歪みを生じ
させる。通常これを防止するためには整合抵抗による終
端を行なう。その−例の等価回路が第４図（ａ）である
。伝送線路１１の特性インピーダンスと同じ値の整合抵
抗１２を、パッケージの入力端子部に図示のように配置
する。
例えば、スイッチング速度１ｎｓｅｃ程度のＳｉを用い
たＥＣＬ回路では、このように整合抵抗をパッケージ外
部に設けることにより、高速信号の伝搬に対する障害を
防止している。しかし、ＧａＡＳ集積回路のようにスイ
ッチング速度が１００ｐｓｅｃ程度の場合、第４図（ａ
）の構成では、パッケージ外部の点Ａから内部のチップ
１３の入力端子Ｂまでの配線距離が問題になる。このＡ
ＢＩＩＩの配線部はオープンスタブといい、これが扱う
信号周波数との関係で長くなると、実際の集積回路チッ
プ１３への入力信号はリンギング波形となり、誤動作の
原因となる。これを避けるには原理的には、整合抵抗１
２をパッケージ内部に入れればよい。具体的には厚膜印
刷抵抗やチップ抵抗をパッケージ内に配ぽすることが考
えられる。
しかし、厚膜印刷では、段差を有する通常のパッケージ
内に形成することは困難である。またチップ抵抗では、
パッケージ内にかなり大きいスペースを必要とし、全体
が大きくなる。
第４図（ｂ）は他の終端構造の例である。これは、フィ
ードスルー終端と呼ばれ、外部リードからの信号を集積
回路チップ１３の入力部を通過してパッケージの別の外
部リードまで導いて、ここで整合抵抗１２によりｎ＠す
るものである。この構成では、整合抵抗１２をチップ１
３の近くに配貨する必要はなくなり、Ａ点から０点まで
の配線距離は良くても問題ない。しかしながらこの構成
では、信号終端のためにわざわざ外部リードを設けなけ
ればならない、という難点がある。
（発明が解決しようとする問題点） 以上のように、＾速動作の集積回路の入力部の整合終端
法として、手前で終端をとる方法でＩＪオープンスタブ
が問題となり、フィードスルー終端ではリード線が増え
る、という問題があった。
本発明はこの様な問題を解決した整合終＊Ｓｔ造の半導
体集積回路装置を提供することを目的とする。
［発明の構成］ 〈問題点を解決するための手段） 本発明にかかる集積回路装置では、基本的にフィードス
ルー終端を行なう。その構造は、外部リードと集積回路
チップの入力端子までの第１の配線部と集積回路チップ
の入力端子から整合抵抗が設けられる終端部までの第２
の配線部を、共に一定インピーダンスとし、かつ例えば
パッケージの支持基板内で絶縁体を介して積層された構
造として配設し、整合抵抗はパッケージ外壁面に取付け
る。
（作用） 本発明によれば、フィードスルー配線をパッケージの支
持基板内で積層構造として厚み方向に折返して配設する
ことにより、外部リード配線密度を高くすることなく、
フィードスルー型の終端を行なうことができる。整合抵
抗はパッケージ外壁に取付けるので、パッケージ内部に
収納する場合のように製造工程上の困難もなく、またパ
ッケージ外形が大きくなることもない。従って本発明に
よれば、入力信号の反射がなく、高速論理集積回路チッ
プなどの高速性能を十分に発揮させ得る集積回路装置を
実現することができる。
（実施例） 以下、本発明の詳細な説明する。
第１図は一実施例の集積回路の要部断面構造を示す。第
２図は同じく斜視図である。パッケージのセラミック支
持基体１上にＧａＡＳ論理集積回路チップ２が搭載され
ている。支持基体１のチップ搭載部にはダイ電位を与え
る導体ｇａｉｏが露出しており、その周囲には配ｍｌＩ
が配設されて、支持基体１の外周部には外部リードが接
合されている。図に示した外部リード３は、チップ２に
入力信号を伝達する端子であり、支持基体１表面の第１
の配線部４を介し、ボンディング・ワイヤ７を介してチ
ップ２の入力端子に接続されている。第１の配線部４と
厚み方向に対向して、間に導体膜１０を挟むように支持
基体内部に第２の配線部６が埋め込まれている。第１の
配線部４の一端は支持基体１の外部に導出され、他端は
、チップ２の入力端子に近い部分に設けたスルー配線５
により第１の配線部４に接続されて、実質的にチップ２
の入力端子に電気的に接続されている。即ち第１の配線
部４は導体膜１０との間でマイクロストリップ線路を構
成し、第２の配線部６はその両側に導体膜９．１０をも
つストリップ線路を構成しており、いずれも一定の特性
インピーダンス（例えば５０Ω）をもたせている。第２
の配線部６の支持基体１外部に導出した部分は側面を通
って一部底面に回り込んでおり、支持基体１に底面に、
一端が第２の配線部６に接続された整合抵抗８が形成さ
れている。整合抵抗８の他端は、支持基体１底而に設け
られた、終端電位が与えられる導体膜９に接続されてい
る。整合抵抗８は具体的には外部リード３を取付ける前
に厚膜ペーストにより、または支￥ｆ基体１の焼成時に
同時に形成される。
整合抵抗８を５００とし、第１の配線部４および第２の
配線部６の特性インピーダンスを共に５００とする場合
を例に挙げる。セラミック製支持基体１の誘電率を約１
０とすると、第１の配線部４はマイクロストリップ線路
構造を有するためその幅を２０Ｃ１ｙｒｔとし、第１の
配線部４と導体ｎ９１０の間の厚みを２００μｍとする
。また第２の配線部６はストリップ線路構造を有するた
めその幅を２００μｍとすると、第２の配線部６と導体
膜９および導体膜１０間の厚みをそれぞれ２００μｍと
することにより、第１の配線部４および第２の配置部６
は共に特性インピーダンス５０Ωとなる。
この実施例によれば、等価的に第４図（ｂ）のフィード
スルー終端方式を利用しているため、信号入力部でのリ
ンギングなどによる波形歪みがなく、ＧａＡｓ集積回路
チップの高速性能を損うことがない。しかも、フィード
スルー配線を構成する第１の配線部４と第２の配線部６
は単体９み方向に折返した構造としているため、外部リ
ードの収納密度を損うことがない。また整合抵抗をパッ
ケージ内部に形成する構造と比べると、製造工程は簡単
であり、パッケージ外形寸法が大きくならない。
第３図は本発明の他の実施例の要部断面構造を第１図に
対応させて示す。先の実施例と異なる点は、整合抵抗８
を支持基体１の側面に形成していることである。この場
合の整合抵抗８は例えば、外部リード３を取付ける前に
タングステンのペースト等を用いて基板焼成時に同時に
形成すればよい。
この実施例によっても先の実施例と同様の効果が得られ
る。
本発明は上記実施例に限られるものではない。
例えば実施例では、ＧａＡＳ論理集積回路チップを封入
する場合を説明したが、他の＾速集積回路チップを封入
する場合も本発明は有効である。また実施例では集積回
路チップと支持基体配線との接続をワイヤ・ボンディン
グにより行なっているが、ＴＡＢ（Ｔａｐａ　　Ａｕｔ
ｏｍａｔｅｄ　　８ｏｎｄｉｎｏ＞等で接続する場合も
同様に本発明を適用できる。また基準電位や終端電位を
与える導体膜１０，９は必ずしも全面に形成されている
ことは必要ではなく、例えばリング状パターンに形成し
てもよい。
その他、本発明はその趣旨を逸脱しない範囲で種々変形
して実施することができる。
［発明の効果］ 以上述べたように本発明によれば、原理的にフィードス
ルー終端方式を採用し、しかもその場合配線を支持基体
の厚み方向に重ねた構造とすることにより、外部リード
の収納密度を増加させることなく、高速動作可能な集積
回路装置を得ることができる。また整合抵抗はパッケー
ジ外壁面に取付けるため、パッケージの外形寸法を大き
くすることなく、製造工程も簡単である。
【図面の簡単な説明】
第１図は本発明の一実施例の集積回路装置の要部断面図
、第２図は同じく要部斜視図、第３図は他の実ｈ８ｉＩ
’Ａの集積回路装置の要部断面図、第４図（ａ）（ｂ）
は高速信号入力の整合終端の二つの方式を示す等価回路
図である。 １・・・パッケージ支持基体、２・・・ＧａＡｓ集積回
路チップ、３・・・外部リード、４・・・第１の配線部
、５・・・スルー配線部、６・・・第２の配線部、７・
・・ボンディング・ワイヤ、８・・・整合抵抗、９，１
ｏ・・・導体膜。 出願人代理人　弁理士　鈴江武彦 第１図 ビ 第２図

Claims (3)

    【特許請求の範囲】
  1. （１）半導体集積回路チップと、このチップが封入され
    たパッケージと、このパッケージの支持基体上に配設さ
    れ、一端が外部リードに、他端が前記集積回路チップの
    入力端子に接続された一定インピーダンスの第１の配線
    部と、一端がパッケージ外部に導出され、他端が前記集
    積回路チップの入力端子に接続された一定インピーダン
    スの第２の配線部と、この第２の配線部のパッケージ外
    部の一端に接続されて、パッケージ外壁面に取付けられ
    た整合抵抗と、この整合抵抗の他端が接続される、終端
    電位を与える導体膜とを備えたことを特徴とする半導体
    集積回路装置。
  2. （２）前記整合抵抗は前記パッケージの支持基体底面ま
    たは側面に取付けられている特許請求の範囲第１項記載
    の半導体集積回路装置。
  3. （３）前記第１、第２の配線部は絶縁体を介して積層配
    設されている特許請求の範囲第１項記載の半導体集積回
    路装置。
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