JPS63233603A - Automatic gain control circuit - Google Patents
Automatic gain control circuitInfo
- Publication number
- JPS63233603A JPS63233603A JP6567887A JP6567887A JPS63233603A JP S63233603 A JPS63233603 A JP S63233603A JP 6567887 A JP6567887 A JP 6567887A JP 6567887 A JP6567887 A JP 6567887A JP S63233603 A JPS63233603 A JP S63233603A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- voltage
- output
- signal
- automatic gain
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000002265 prevention Effects 0.000 claims description 8
- 230000003321 amplification Effects 0.000 abstract description 17
- 238000003199 nucleic acid amplification method Methods 0.000 abstract description 17
- 238000010586 diagram Methods 0.000 description 9
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 5
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 238000005070 sampling Methods 0.000 description 2
- 230000001276 controlling effect Effects 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 230000001105 regulatory effect Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Landscapes
- Control Of Amplification And Gain Control (AREA)
Abstract
Description
【発明の詳細な説明】
[産業上の利用分野]
この発明は、自動利得1iJ整回路、特にアナログ入力
信号電圧の振幅の大小に拘わらず出力電圧の振幅が一定
になるように増幅器の増幅率を自動的に変化させる自動
利得調整回路に関するものである。[Detailed Description of the Invention] [Industrial Application Field] This invention relates to an automatic gain 1iJ adjustment circuit, in particular, to adjust the amplification factor of an amplifier so that the amplitude of the output voltage is constant regardless of the amplitude of the analog input signal voltage. This invention relates to an automatic gain adjustment circuit that automatically changes the gain.
[従来の技術]
従来の自動利得調整回路には、半導体の抵抗変化特性を
利用して増幅器の利得抵抗値を窒化させるものやコンピ
ュータが出力電圧を検出してその結果に基づき電子ボリ
ュームの増幅率を制御するものなどがある。前者はアナ
ログ方式で回路構成が簡単ではあるが回路特性の設定や
変更が困難であり、後者はデジタル方式で出力電圧範囲
や追従速度を精度良く設定できるが1回路構成が複雑で
あるという特徴を6つ。[Prior art] Conventional automatic gain adjustment circuits include those that use the resistance change characteristics of semiconductors to nitride the gain resistance of an amplifier, and those that use a computer to detect the output voltage and adjust the amplification factor of an electronic volume based on the result. There are things that control the. The former is an analog method and has a simple circuit configuration, but it is difficult to set or change circuit characteristics, while the latter is a digital method that allows the output voltage range and follow-up speed to be set with high accuracy, but the single circuit configuration is complex. Six.
第5図は、従来の自動利得調整回路を示すブロック図で
ある9図において、(1)はアナログ信号の入力端子、
(2)は電子ボリュームであって。FIG. 5 is a block diagram showing a conventional automatic gain adjustment circuit. In FIG. 9, (1) is an analog signal input terminal;
(2) is an electronic volume.
入力端子(1)に加えられるアナログ入力信号を増幅す
る。(3)はアナログ信号の出力端子であって、電子ボ
リューム(2)からの増幅信号を出力する。(4)はア
ナログ/デジタル変換器であって、その入力側が電子ボ
リューム(2)の出力側と接続されていて、増a2ii
(2>からの出力アナログ信号をデジタル信号に変換す
る。(5)はコンピュータであって、その入力側がアナ
ログ/デジタル変換器(4)と接続されている。(6)
はデジタル/アナログ変換器であって、その入力側がコ
ンピュータ(5)の出力側と、その出力側が電子ボリュ
ーム(2)と、それぞれ接続されていて、コンピュータ
(5)からの出力デジタル信号をアナログ信号に変換し
、この変換アナログ信号を電子ボリューム(2)に加え
る。Amplifying the analog input signal applied to the input terminal (1). (3) is an analog signal output terminal, which outputs the amplified signal from the electronic volume (2). (4) is an analog/digital converter, the input side of which is connected to the output side of the electronic volume (2),
Converts the output analog signal from (2>) into a digital signal. (5) is a computer whose input side is connected to the analog/digital converter (4). (6)
is a digital/analog converter, whose input side is connected to the output side of the computer (5), and its output side is connected to the electronic volume (2), respectively, and converts the output digital signal from the computer (5) into an analog signal. This converted analog signal is added to the electronic volume (2).
従来の自動利得TAN回路は上記のように構成され、入
力端子(1)に入力されたアナログ信号を電子ボリュー
ム〈2〉は適当な増幅率で増幅し。The conventional automatic gain TAN circuit is constructed as described above, and the electronic volume <2> amplifies the analog signal input to the input terminal (1) with an appropriate amplification factor.
出力端子(3)に出力する。出力端子−(3)のアナロ
グ信号はアナログ/デジタル変換器(4)によってデジ
タル信号に変換され、コンピュータ(5)に収り込まれ
る。コンピュータ(5)はこのデジタル信号の値によっ
て出力端子(3)におけるアナログ信号の振幅値を検出
し、振幅値が大きいときには電子ボリューム〈2)の増
幅率を小さくする信号を、振幅値が小さいときには増幅
率を太きくする信号をデジタル/アナログ変換器(6)
へ出力する。デジタル/アナログ変換器(6)はコンピ
ュータ(5)から出力されるデジタル信号をアナログ信
号に変換して電子ボリューム(2)へ出力し、電子ボリ
ューム(2)の増幅率を変化させる。このようにコンピ
ュータ(5)が常に出力電圧をサンプリングしながら電
子ボリューム(2)の増幅率を制御することにより、入
力端子(1)に加えられる入力電圧の振幅の大小に拘わ
らず一定の振幅の電圧が出力端子(3)から得られる。Output to output terminal (3). The analog signal at the output terminal (3) is converted into a digital signal by an analog/digital converter (4) and stored in the computer (5). The computer (5) detects the amplitude value of the analog signal at the output terminal (3) based on the value of this digital signal, and when the amplitude value is large, it sends a signal to reduce the amplification factor of the electronic volume (2), and when the amplitude value is small, it sends a signal to reduce the amplification factor of the electronic volume (2). Digital/analog converter (6) for increasing the amplification factor
Output to. The digital/analog converter (6) converts the digital signal output from the computer (5) into an analog signal, outputs it to the electronic volume (2), and changes the amplification factor of the electronic volume (2). By controlling the amplification factor of the electronic volume (2) while constantly sampling the output voltage, the computer (5) can maintain a constant amplitude regardless of the amplitude of the input voltage applied to the input terminal (1). A voltage is available from the output terminal (3).
[発明が解決しようとする問題点]
上記のような従来の自動利得調整回路では、アナログ/
デジタル変換器およびデジタル/アナログ変換器、コン
ピュータなど回路素子数の多い部品を用いなければなら
ず、利得調整精度を上げるためにはデジタル回路のピッ
I〜数を増やすことが必要で、また、アナログ/デジタ
ル変換器のサンプリング周波数の2分の1以上の周波数
成分をもつアナログ信号に対しては利得調整ができない
などの問題点があった。[Problems to be solved by the invention] In the conventional automatic gain adjustment circuit as described above, analog/
It is necessary to use components with a large number of circuit elements such as digital converters, digital/analog converters, and computers, and in order to improve gain adjustment accuracy, it is necessary to increase the number of digital circuits. There have been problems such as the inability to adjust the gain for analog signals having a frequency component of one-half or more of the sampling frequency of the digital converter.
この発明は、かかる問題点を解決するためになされたも
ので1回路素子数の少ない部品で構成できると共に高周
波数成分をもつアナログ信号に対しても利得調整ができ
る自動利得調整回路を得ることを目的とする。The present invention was made to solve these problems, and aims to provide an automatic gain adjustment circuit that can be configured with a small number of components per circuit and can also adjust the gain for analog signals having high frequency components. purpose.
[問題点を解決するための手段]
この発明に係る自動利得調整回路は、アナログ信号を増
幅する増幅回路と、前記増幅回路の出力電圧と所定のレ
ベルの基準電圧とを比較する電圧比較回路と、前記電圧
比較回路の出力信号を論理値で記憶する記憶回路と、前
記記憶回路の出力信号に基づき同期信号と同期して前記
増幅回路の所定の利得抵抗を選択する選択信号を出力す
る選択回路と、前記選択回路の出力信号に基づき前記増
幅回路の前記所定の利得抵抗を切り換える切り換え回路
とを備えたものである。[Means for Solving the Problems] An automatic gain adjustment circuit according to the present invention includes an amplifier circuit that amplifies an analog signal, and a voltage comparison circuit that compares the output voltage of the amplifier circuit with a reference voltage at a predetermined level. , a memory circuit that stores the output signal of the voltage comparison circuit as a logical value, and a selection circuit that outputs a selection signal that selects a predetermined gain resistor of the amplifier circuit in synchronization with a synchronization signal based on the output signal of the memory circuit. and a switching circuit that switches the predetermined gain resistance of the amplifier circuit based on the output signal of the selection circuit.
[作用]
この発明において、電圧比較回路により出力電圧と基準
電圧とが比較され、その大小関係に間する情報が論理値
で記憶回路に記憶され、この記憶情報に基づき同期信号
に同期して増幅器の利得抵抗を切り換えることにより増
幅率が変えられ、入力信号電圧の振幅の大小に拘わらず
出力電圧の振幅を一定にする。[Operation] In the present invention, the output voltage and the reference voltage are compared by the voltage comparator circuit, information regarding the magnitude relationship is stored in the storage circuit as a logical value, and based on this storage information, the amplifier is activated in synchronization with the synchronization signal. The amplification factor can be changed by switching the gain resistor, and the amplitude of the output voltage can be kept constant regardless of the amplitude of the input signal voltage.
[実施例]
第1図はこの発明による自動利得調整回路の一実施例を
示すブロック図である1図において、(1)、(3)は
第5Uf!Jと同一である。(7a)、(7b)、(7
c)、・・・は利得抵抗であって、その一端が入力端子
(1)と接続されていて、増幅器(1o)の増幅率を定
める。(8)はアナログスイッチであって、その入力側
が利得抵抗(7a)、(7b)、(7c)・・・とそれ
ぞれ接続されていて、その出力側が増幅器(10)の一
方の入力側と接続されて1りて°、この利得抵抗(7a
)、(7b )、(7c )”・のうちの一つを切り換
えながら接続する。(9)は利得抵抗であって、その一
端が増幅器(1o)の一方の入力側と、その他端が増幅
器(10)の出力側と、それぞれ接続されていて、増幅
器(1o)の増幅率を定める。また、増幅器(1o)の
他方の入力側は接地されている。 (11a)、(1l
b)は第1および第2の基準電源であって1その各負
極が接地されている。(12a)、(12b)は第1お
よび第2の電圧比較回路であって、その各一方の入力側
が増幅器(10)の出力側と接続されていて、その各他
方の入力側が第1および第2の基準電源(lla)、(
llb)の正極とそれぞれ接続されていて、出力端子(
3)の電圧と基準電圧とを比較する。(13a)、(1
3b)は第1および第2のフリップフロップであって、
その各一方の入力側が第1および第2の電圧比較回路(
12a )、’(12b)の出力側とそれぞれ接続され
ていて。[Embodiment] FIG. 1 is a block diagram showing an embodiment of the automatic gain adjustment circuit according to the present invention. In FIG. 1, (1) and (3) are the 5th Uf! Same as J. (7a), (7b), (7
c), . . . are gain resistors, one end of which is connected to the input terminal (1), and determines the amplification factor of the amplifier (1o). (8) is an analog switch whose input side is connected to the gain resistors (7a), (7b), (7c), etc., and whose output side is connected to one input side of the amplifier (10). 1°, this gain resistor (7a
), (7b), and (7c)'' while switching between them. (9) is a gain resistor, one end of which is connected to one input side of the amplifier (1o), and the other end connected to the amplifier (1o). (10) and determine the amplification factor of the amplifier (1o).The other input side of the amplifier (1o) is grounded. (11a), (1l
b) are first and second reference power supplies, each of which has a negative pole grounded; (12a) and (12b) are first and second voltage comparison circuits, each one of which has an input side connected to the output side of the amplifier (10), and each other input side of which is connected to the first and second voltage comparison circuits. 2 reference power supply (lla), (
llb) and the output terminal (
Compare the voltage in 3) with the reference voltage. (13a), (1
3b) are first and second flip-flops,
One input side of each of the first and second voltage comparison circuits (
12a) and '(12b), respectively.
この第1および第2の電圧比較回路(12a)。These first and second voltage comparison circuits (12a).
(12b)の出力信号を論理値で記憶する。(14)は
アップダウン制御回路であって、その第1の入力側がオ
ーバーフロー防止回路(18)の出力側と、その第2の
入力側が第1のフリップフロップ(13a)の出力側と
、その第3の入力側が第2のフリップフロップ(13b
)の出力側と、それぞれ接続されていて、第1および第
2のフリップフロップ(13a)、(13b)の出方信
号に基づきアップダウン・カウンタ(16)をカウント
アツプまたはカウントダウンさせる信号を出方する。(
15)はカウント制御回路であって、その第1の入力側
が第1のフリップフロップ(13a)の出力側と、その
第2の入力側が第2のフリップフロップ(13b)の出
方側と、それぞれ接続されていて、第1および第2のフ
リップフロップ(13a)、(13b)の出方信号に基
づきアップダウン・カウンタ(16)をカウントまたは
カウント禁止させる信号を出力する。アップダウン・カ
ウンタ(16)の入力側はアップダウン制御回路(14
)およびカウント制御回路(15)とそれぞれ接続され
ていて、アップダウン・カウンタ(16)の出力側はア
ナログスイッチ(8)およびオーバーフロー防止回路(
18)と接続されていて、アナログスイッチ(8)へ利
得抵抗(7a)、(7b)、(7c)・・・のうちの−
っを選択する信号を出力する。(17)は同期信号発生
回路であって。The output signal of (12b) is stored as a logical value. (14) is an up-down control circuit whose first input side is connected to the output side of the overflow prevention circuit (18), whose second input side is connected to the output side of the first flip-flop (13a), and whose first input side is connected to the output side of the first flip-flop (13a). The input side of 3 is the second flip-flop (13b
) are respectively connected to the output sides of the flip-flops (13a) and (13b), and output signals that cause the up/down counter (16) to count up or count down based on the output signals of the first and second flip-flops (13a) and (13b). do. (
15) is a count control circuit, whose first input side is the output side of the first flip-flop (13a), and whose second input side is the output side of the second flip-flop (13b), respectively. The up-down counter (16) outputs a signal that causes the up-down counter (16) to count or prohibit counting based on the output signals of the first and second flip-flops (13a) and (13b). The input side of the up/down counter (16) is connected to the up/down control circuit (14).
) and a count control circuit (15), respectively, and the output side of the up/down counter (16) is connected to an analog switch (8) and an overflow prevention circuit (
18), and - of the gain resistors (7a), (7b), (7c)... is connected to the analog switch (8).
Outputs a signal to select . (17) is a synchronization signal generation circuit.
アップダウン・カウンタ(16)と第1および第2のフ
リップフロップ(13a>、(13b)とに接続されて
いて、アップダウン・カウンタく16)のカウント値を
変化させる同期信号および第1および第2のフリップフ
ロップ(13a)、(13b)をリセットするリセット
信号を出力する。オーバーフロー防止図!8(18)は
アップダウン・カウンタ(16)のカウント値が最大値
となった場合にカウントアツプを禁止する。The up-down counter (16) and the first and second flip-flops (13a>, (13b) are connected to each other, and the synchronizing signal changes the count value of the up-down counter (16) and the first and second flip-flops. A reset signal for resetting the second flip-flop (13a) and (13b) is output. Overflow prevention diagram! 8 (18) prohibits counting up when the count value of the up/down counter (16) reaches the maximum value.
第2図は第1図の信号系統を示す図である。FIG. 2 is a diagram showing the signal system of FIG. 1.
第3図は、増幅器(1o)の出力電圧が振幅一定の正弦
波である場合の第2図の信号のタイミングを示すタイム
チャート図である。FIG. 3 is a time chart showing the timing of the signal in FIG. 2 when the output voltage of the amplifier (1o) is a sine wave with constant amplitude.
第4図は、増幅器(10)の出力電圧が任意波形である
場合の第2図の信号のタイミングを示すタイムチャー1
・図である。FIG. 4 is a time chart 1 showing the timing of the signal in FIG. 2 when the output voltage of the amplifier (10) is an arbitrary waveform.
・It is a diagram.
上記のように構成された自動利得調整回路において、入
力端子(1)に入力されたアナログ信号は増幅器(10
)によって増幅され出力端子(3)から出力される。こ
のときの増幅率は利得抵抗(7a)、 (7b) 、
(7c)・・・のうちのアナログスイッチ(8)によっ
て接続される一つの利得抵抗の抵抗値および利得抵抗(
9)の抵抗値によって決定される。In the automatic gain adjustment circuit configured as described above, the analog signal input to the input terminal (1) is input to the amplifier (10
) and output from the output terminal (3). The amplification factor at this time is the gain resistor (7a), (7b),
(7c)... The resistance value of one gain resistor connected by analog switch (8) and the gain resistor (
9) is determined by the resistance value.
出力端子(3〉の電圧は第1および第2の電圧比較回路
(12a)、(12b)に入力され、それぞれ第1およ
び第2の基準電源(11a)、(1l b)の電圧と比
較される。ここで、第2図に示されるように出力端子(
3)の電圧をV(t)(tは時刻)。The voltage of the output terminal (3>) is input to the first and second voltage comparison circuits (12a) and (12b), and is compared with the voltages of the first and second reference power supplies (11a) and (1lb), respectively. Here, as shown in Figure 2, connect the output terminal (
3) voltage as V(t) (t is time).
第1および第2の基準電源(lla)、(llb)の電
圧を第1および第2の基準電圧V l、 V 2 (V
+>V2>O)、第1および第2の電圧比較回路(1
2a)、(12b)の出力信号をそれぞれC+(t)。The voltages of the first and second reference power supplies (lla) and (llb) are set to the first and second reference voltages V l, V 2 (V
+>V2>O), the first and second voltage comparison circuits (1
The output signals of 2a) and (12b) are respectively C+(t).
C2(t)とすると第3図(a)に示されるように、V
(t)のS幅が大きい場合にはv(t)> V + 、
V (t)> V 2の時間区間でそれぞれc+(t
)、 cz(t)がパルス信号となる。また、第3図(
b)に示されるようにV (t)の振幅が中程度の場合
にはC2(t)のみがパルス信号となり、第3図(c)
のようにV (t)の振幅が小さい場合にはc+(t)
、 C2(t)ともパルス信号とはならない、パルス信
号を論理値“1“、“0”で表現すると以上のことは次
式のようにまとめられる。C2(t), as shown in Figure 3(a), V
If the S width of (t) is large, v(t) > V + ,
In the time interval V (t) > V 2, c+(t
), cz(t) becomes a pulse signal. Also, Figure 3 (
As shown in Figure 3(c), when the amplitude of V(t) is medium, only C2(t) becomes a pulse signal, as shown in Figure 3(c).
When the amplitude of V (t) is small as in c+(t)
, C2(t) are not pulse signals.If a pulse signal is expressed by logical values "1" and "0", the above can be summarized as shown in the following equation.
V(t)>V+ノドき、C+ (t):Ct(t):I
V、=V(t)>Vzノとき、 C,(t)=O,C2
(t)=1−−−・(1)VzaV(t)ノとき、
C+ (t)”Cz (tE’第2図に示されるよう
に第1および第2のフリップフロップ<13a)、(1
3b)の出力信号をそれぞれF 、(1,F 2(t)
、同期信号発生回路(17)からアップダウン・カウン
タ(16)へ出力される同期信号をCK (t) 、同
期信号発生回路(17)から第1および第2のフリップ
フロップ(13a)、(13b)へ出力されるリセット
信号をR(t>とすると、第4図に示されるようにFl
(t) 、 F z(t)はそれぞれc+(t)、
cz(t)でセットされ、 R(t)でF + (t)
、 F 2 (t)ともリセットされる。第2図に示
されるように、 Fl(t)、 Fi(t)はアップダ
ウンrtA御回路(14)およびカウント制御回路(1
5)へ入力される。アップダウン制御回路(14)の出
力信号をU/D 、カウント制御回路(15)の出力信
号をINHとすると、U/D信号およびINH信号はそ
れぞれアップダウン・カウンタ(16)に対してカウン
トアツプ/カウントダウンの制御。V(t)>V+throat, C+(t):Ct(t):I
When V,=V(t)>Vz, C,(t)=O,C2
(t)=1---・(1) When VzaV(t),
C+ (t)"Cz (tE'first and second flip-flop <13a), (1
3b) output signals as F and (1, F 2(t)
, the synchronization signal output from the synchronization signal generation circuit (17) to the up/down counter (16) is CK (t), and the synchronization signal output from the synchronization signal generation circuit (17) to the first and second flip-flops (13a), (13b) ) is the reset signal output to R(t>), as shown in FIG.
(t), Fz(t) are c+(t), respectively
set at cz(t) and F + (t) at R(t)
, F 2 (t) are also reset. As shown in FIG. 2, Fl(t) and Fi(t) are controlled by up/down rtA control circuit (14) and count control circuit (14).
5). Assuming that the output signal of the up/down control circuit (14) is U/D and the output signal of the count control circuit (15) is INH, the U/D signal and the INH signal are respectively counted up and down for the up/down counter (16). /Countdown control.
カラン1−/カウント禁止の制御を行う、ここで。Callan 1-/Count prohibition control is performed here.
p、<t)、 F2(t)とアップダウン・カウンタ(
16)の動作の関係が次式を満たすようにアップダウン
制御回路(14)およびカウント制御回路(15)を構
成しておく。p, < t), F2(t) and up/down counter (
The up/down control circuit (14) and the count control circuit (15) are configured so that the operational relationship of (16) satisfies the following equation.
Fl (L)=F2 (t)・1のとき、カウントダウ
ンF+ (t)・F2(1・Oのとき、カウントアツプ
・・・・(2)Fl (t)IF2(t) のとき、
カウント禁止アップダウン・カウンタ(16)は同期信
号CK (t)と同期して(2)式の動作を行う1次に
、第4図に示されるように、CK(t)のT秒後、同期
信号発生回路(17)からリセット信号R(t)が出力
され、第1および第2のフリップフロップ(13a)(
13b)はリセットされる。ここで、Tは論理回路の動
作が正常に行われる範囲で十分に思い時間に設定してお
く。When Fl (L)=F2 (t)・1, count downF+ (t)・F2(1・O, count up...(2)Fl (t)IF2(t),
The count prohibition up/down counter (16) performs the operation of equation (2) in synchronization with the synchronization signal CK(t). As shown in FIG. 4, T seconds after CK(t), A reset signal R(t) is output from the synchronization signal generation circuit (17), and the first and second flip-flops (13a) (
13b) is reset. Here, T is set to a sufficient time within a range that allows the logic circuit to operate normally.
一方、第1図に示されるようにアップダウン・カウンタ
(16)のカウント値はアナログ・スイッチ(8)へ出
力される。アナログ・スイッチ(8ンはこのカウント値
に基づき利得抵抗(7a)、(7b)、(7c)・・・
のうちの一つを増幅器(10)と接続する。このとき、
カウント値の増加にしたがって増幅器(10)の増幅率
が単調に増加するように利得抵抗(7a)、(7b)、
(7c)・・・の抵抗値を設定しておく。On the other hand, as shown in FIG. 1, the count value of the up/down counter (16) is output to the analog switch (8). Analog switches (8) are connected to gain resistors (7a), (7b), (7c), etc. based on this count value.
One of them is connected to an amplifier (10). At this time,
Gain resistors (7a), (7b), so that the amplification factor of the amplifier (10) increases monotonically as the count value increases
(7c)... Set the resistance value.
以上のように回路を構成しておけば、出力端子電圧V(
t)の最大値max[V(L)]と増幅器(7)の増幅
率Aの変化の関係が次式を溝たすようにできる。If the circuit is configured as described above, the output terminal voltage V(
The relationship between the maximum value max[V(L)] of t) and the change in the amplification factor A of the amplifier (7) can be made to satisfy the following equation.
nax[V(t)]>Vlのとき、Aは減少V+?ma
x[V(L)]>V2ノとき、Aは不変 ・−−−・−
(3)V2a+*ax[V(t)]のとき、Aは増加但
し、Aは同期信号CK D)に同期して変化する。When nax[V(t)]>Vl, does A decrease V+? ma
When x[V(L)]>V2, A remains unchanged.
(3) When V2a+*ax[V(t)], A increases, but A changes in synchronization with the synchronization signal CKD).
ところで、アップダウン・カウンタ(16)のビット数
が十分に大きくないとき、−カウント値のオーバーフロ
ーやアンダーフローによって(3)式が満たされない場
合が起きる。これに対処するため9次に、オーバーフロ
ー防止回路(18)すること、および利得抵抗(7a)
、(7b)、(7c)・・・の抵抗値を適切に設定して
アンダーフローを防止する方法について説明する。By the way, when the number of bits of the up/down counter (16) is not sufficiently large, the equation (3) may not be satisfied due to an overflow or underflow of the -count value. To deal with this, an overflow prevention circuit (18) and a gain resistor (7a) are added.
, (7b), (7c), . . . to prevent underflow by appropriately setting the resistance values.
第1図において、アップダウン・カウンタ(16)のカ
ウント値が最大になったとき、オーバーフロー防止回路
(18)は第1および第2のフリップフロップ(13a
)、(13b)の状態に拘わらずアップダウン・カウン
タ(16)がカウントアツプ動作を行わないようアップ
ダウン制御回路(14)へ信号を出力する。このとき、
カウント値が周期的に最大値と最大値から1を減じた値
を繰り返す現象が起き、増幅率Aが不安定になる。これ
に対処するためカウント値が最大値に対応する利得抵抗
と最大値から1を減じた値に対応する利得抵抗値を等し
くしておく必要がある。In FIG. 1, when the count value of the up/down counter (16) reaches the maximum, the overflow prevention circuit (18) connects the first and second flip-flops (13a
) and (13b), a signal is output to the up/down control circuit (14) so that the up/down counter (16) does not perform a count-up operation. At this time,
A phenomenon occurs in which the count value periodically repeats the maximum value and the value obtained by subtracting 1 from the maximum value, and the amplification factor A becomes unstable. In order to cope with this, it is necessary to make the gain resistance corresponding to the maximum count value equal to the gain resistance value corresponding to the value obtained by subtracting 1 from the maximum value.
一方、アップダウン・カウンタ(16)のアンダーフロ
ーを防止するため、最小のカウント値に対応する増幅器
(10)の増幅率をA□0.入力端子(1)に印加され
る最大電圧をV、1.とじて次式が満たされるようにA
m r hを定める。On the other hand, in order to prevent the up/down counter (16) from underflowing, the amplification factor of the amplifier (10) corresponding to the minimum count value is set to A□0. Let the maximum voltage applied to the input terminal (1) be V, 1. A such that the following formula is satisfied.
Define m r h.
V −−m X A −I−< V z ・・・・・・
・・・・・・・・・・・・(4)この人、lhの値に基
づき、最小のカウント値に対応する利得抵抗値を設定す
る。このようにしておけば、アップダウン・カウンタ(
16)のカウント値が最小となったとき必ずカウントア
ツプの動作がなされる。V −−m X A −I−< V z ・・・・・・
(4) This person sets a gain resistance value corresponding to the minimum count value based on the value of lh. If you do this, the up/down counter (
When the count value of 16) becomes the minimum, a count-up operation is always performed.
以上のように回路を構成しておけば、入力信号電圧の振
幅の大小に拘わらず出力電圧の振幅が2レベルの基準電
圧V、、V、の間になるようにすることができる。By configuring the circuit as described above, the amplitude of the output voltage can be made to be between two levels of reference voltages V, , V, regardless of the magnitude of the amplitude of the input signal voltage.
なお、上記実施例では基準電源(lla) 、 (ll
b>の基準電圧に2レベルのものを示したが、2レベル
の電圧を等しくして1レベルのものとしてもよい。In the above embodiment, the reference power supplies (lla) and (ll
Although a two-level reference voltage is shown for the reference voltage of b>, the two-level voltage may be made equal to one level.
また、上記実施例ではアップダウン・カウンタ(16)
のオーバーフロー防止のために論理回路を設け、アンダ
ーフロー防止のために利得抵抗の抵抗値の制限を行う方
法を用いたが、オーバーフロー防止のために利得抵抗の
抵抗値の制限を行う方法を用い、アンダーフロー防止の
ために論理回路を設けてもよい。In addition, in the above embodiment, the up/down counter (16)
To prevent overflow, a logic circuit is provided and the resistance value of the gain resistor is limited to prevent underflow. A logic circuit may be provided to prevent underflow.
[発明の効果]
この発明は以上説明したとおり、アナログ信号を増幅す
る増幅回路と、前記増幅回路の出力電圧と所定のレベル
の基準電圧とを比較する電圧比較回路と、前記電圧比較
回路の出力信号を論理値で記憶する記憶回路と、前記記
憶回路の出力信号に基づき同期信号と同期して前記増幅
回路の所定の利得抵抗を選択する選択信号を出力する選
択回路と、前記選択回路の出力信号に基づき前記増幅回
路の前記所定の利得抵抗を切り換える切り換え回路とを
備え、出力電圧と基準電圧を比較する電圧比較回路の出
力信号に基づき同期信号に同期して自動利得調整を行う
ようにしたので1回路構成が8簡単で、出力電圧の範囲
や追従速度が容易に精度良く設定でき、また、高周波数
成分をもつアナログ信号に対しても自動利得!g整がで
きる効果がある。[Effects of the Invention] As described above, the present invention includes an amplifier circuit that amplifies an analog signal, a voltage comparison circuit that compares the output voltage of the amplifier circuit with a reference voltage of a predetermined level, and an output of the voltage comparison circuit. a storage circuit that stores signals as logical values; a selection circuit that outputs a selection signal that selects a predetermined gain resistor of the amplifier circuit in synchronization with a synchronization signal based on an output signal of the storage circuit; and an output of the selection circuit. and a switching circuit that switches the predetermined gain resistance of the amplifier circuit based on a signal, and automatic gain adjustment is performed in synchronization with a synchronization signal based on the output signal of a voltage comparison circuit that compares the output voltage and a reference voltage. Therefore, the single circuit configuration is simple, the output voltage range and tracking speed can be easily and precisely set, and automatic gain is also available for analog signals with high frequency components! It has the effect of regulating g.
第1図はこの発明の一実施例を示すブロック図。
第2図は第1図の信号系統図、第3図(a)〜第3図(
c)は、V(t)が振幅一定の正弦波である場合の第2
図の信号タイミングを示すタイムチャー1〜図。
第4図はV(t)が任意波形である場合の第2図の信号
タイミングを示すタイムチャー1−図、第5図は従来例
を示すブロック図である。
図において、(1)・・・入力端子、(3)・・・出力
端子。
(7a )、(7b )、(7c L−および(9)
−・−利得抵抗、(8)・・・アナログスイッチ、(1
0)・・・増幅器。
(lla)・・・第1の基準電源、(llb)・・・第
2の基準電源、(12a)・・・第1の電圧比較回路。
(12b)・・・第2の電圧比較回路、(13a)・・
・第1のフリップフロップ、(13b)・・・第2のフ
リップフロップ、(14)・・・アップダウン制御回路
、(15)・・・カウント制御回路、(16)・・・ア
ップダウン・カウンタ、(17)・・・同期信号発生回
路、(18)・・・オーバーフロー防止回路である。
なお、各図中同一符号は同−又は相当部分を示昂2図
Cz(t)電
萬5図
手続補正書
昭和62羊 9月 11日FIG. 1 is a block diagram showing one embodiment of the present invention. Figure 2 is the signal system diagram of Figure 1, Figures 3(a) to 3(
c) is the second wave when V(t) is a sine wave with constant amplitude.
FIG. 1 is a time chart showing the signal timing in the figure. FIG. 4 is a timing diagram showing the signal timing of FIG. 2 when V(t) is an arbitrary waveform, and FIG. 5 is a block diagram showing a conventional example. In the figure, (1)...input terminal, (3)...output terminal. (7a), (7b), (7c L- and (9)
-・-Gain resistor, (8)...Analog switch, (1
0)...Amplifier. (lla)...first reference power supply, (llb)...second reference power supply, (12a)...first voltage comparison circuit. (12b)...Second voltage comparison circuit, (13a)...
・First flip-flop, (13b)...Second flip-flop, (14)...Up-down control circuit, (15)...Count control circuit, (16)...Up-down counter , (17)...Synchronization signal generation circuit, (18)...Overflow prevention circuit. In addition, the same reference numerals in each figure indicate the same or equivalent parts. Figure 2 Cz (t) Denman Figure 5 Procedural Amendment Sheet, September 11, 1982
Claims (10)
路の出力電圧と所定のレベルの基準電圧とを比較する電
圧比較回路と、前記電圧比較回路の出力信号を論理値で
記憶する記憶回路と、前記記憶回路の出力信号に基づき
同期信号と同期して前記増幅回路の所定の利得抵抗を選
択する選択信号を出力する選択回路と、前記選択回路の
出力信号に基づき前記増幅回路の前記所定の利得抵抗を
切り換える切り換え回路と備え、前記増幅回路は前記切
り換え回路に接続された利得抵抗に基づいて入力信号を
増幅し、前記入力信号の振幅の大小に拘わらず出力電圧
の振幅が一定になるようにしたことを特徴とする自動利
得調整回路。(1) An amplifier circuit that amplifies an analog signal, a voltage comparison circuit that compares the output voltage of the amplifier circuit with a reference voltage of a predetermined level, and a storage circuit that stores the output signal of the voltage comparison circuit as a logical value. , a selection circuit that outputs a selection signal for selecting a predetermined gain resistance of the amplifier circuit in synchronization with a synchronization signal based on an output signal of the storage circuit; A switching circuit that switches a gain resistor is provided, and the amplifier circuit amplifies the input signal based on the gain resistor connected to the switching circuit so that the amplitude of the output voltage is constant regardless of the amplitude of the input signal. An automatic gain adjustment circuit characterized by:
ことを特徴とする特許請求の範囲第1項記載の自動利得
調整回路。(2) The automatic gain adjustment circuit according to claim 1, wherein the reference voltage of the predetermined level is a voltage of two levels.
ことを特徴とする特許請求の範囲第1項記載の自動利得
調整回路。(3) The automatic gain adjustment circuit according to claim 1, wherein the reference voltage at the predetermined level is a voltage at one level.
れるようにしたフリップフロップであることを特徴とす
る特許請求の範囲第1項記載の自動利得調整回路。(4) The automatic gain adjustment circuit according to claim 1, wherein the memory circuit is a flip-flop that is reset immediately after switching the gain resistor.
うにしたアップダウン・カウンタであることを特徴とす
る特許請求の範囲第1項記載の自動利得調整回路。(5) The automatic gain adjustment circuit according to claim 1, wherein the selection circuit is an up/down counter configured to output a gain resistor switching signal.
が最大となつた場合、カウントアップを禁止するオーバ
ーフロー防止回路を付加したことを特徴とする特許請求
の範囲第1項記載の自動利得調整回路。(6) The automatic gain adjustment circuit according to claim 1, wherein the selection circuit further includes an overflow prevention circuit that prohibits counting up when the count value of the up/down counter reaches a maximum.
が最小となつた場合、カウントダウンを禁止するアンダ
ーフロー防止回路を付加したことを特徴とする特許請求
の範囲第1項記載の自動利得調整回路。(7) The automatic gain adjustment circuit according to claim 1, wherein the selection circuit further includes an underflow prevention circuit that prohibits counting down when the count value of the up/down counter becomes a minimum value.
アナログスイッチであることを特徴とする特許請求の範
囲第1項記載の自動利得調整回路。(8) The automatic gain adjustment circuit according to claim 1, wherein the switching circuit is an analog switch configured to switch a gain resistor.
ント値が最大となつた場合、必ずカウントダウンとなる
ように設定された抵抗値であることを特徴とする特許請
求の範囲第1項記載の自動利得調整回路。(9) The automatic system according to claim 1, wherein the predetermined gain resistor has a resistance value set so that when the count value of the up/down counter reaches the maximum, the countdown will always occur. Gain adjustment circuit.
ウント値が最小となつた場合、必ずカウントアップとな
るように設定された抵抗値であることを特徴とする特許
請求の範囲第1項記載の自動利得調整回路。(10) The predetermined gain resistor has a resistance value set so that when the count value of the up/down counter becomes the minimum, the count always increases. Automatic gain adjustment circuit.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6567887A JPS63233603A (en) | 1987-03-23 | 1987-03-23 | Automatic gain control circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6567887A JPS63233603A (en) | 1987-03-23 | 1987-03-23 | Automatic gain control circuit |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS63233603A true JPS63233603A (en) | 1988-09-29 |
Family
ID=13293901
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP6567887A Pending JPS63233603A (en) | 1987-03-23 | 1987-03-23 | Automatic gain control circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS63233603A (en) |
-
1987
- 1987-03-23 JP JP6567887A patent/JPS63233603A/en active Pending
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7443242B2 (en) | AGC circuit | |
JP2004274571A (en) | Agc circuit | |
JPH0239720A (en) | Variable delay circuit | |
JP4497742B2 (en) | Voltage detection circuit | |
US6188264B1 (en) | Automatic threshold level control circuit | |
JPS63233603A (en) | Automatic gain control circuit | |
JPH11163731A (en) | A/d converter | |
JPH0568127B2 (en) | ||
EP1164695B1 (en) | Circuit for detecting distortion in an amplifier, in particular an audio amplifier | |
JPH08116226A (en) | Automatic gain controller | |
JPS5889240A (en) | Circuit for detecting pulse | |
JPH0621723A (en) | Muting control circuit | |
JP2773822B2 (en) | Automatic gain adjustment circuit | |
JPH0272707A (en) | Automatic amplitude setting circuit | |
JP3714651B2 (en) | Control signal playback circuit for video equipment | |
JP3714650B2 (en) | Control signal playback circuit for video equipment | |
JPH0427040Y2 (en) | ||
JPS60201708A (en) | Agc circuit | |
JPH05328253A (en) | Signal conditioning device | |
JPS6033631Y2 (en) | Self-output selection type one-shot circuit | |
JPH02239466A (en) | Read circuit | |
JPH04130685A (en) | Semiconductor laser driving circuit | |
JPH0134488B2 (en) | ||
JPH07245553A (en) | Base line stabilizing circuit | |
JPS63151206A (en) | Voltage level comparator |