JPS63211766A

JPS63211766A - 半導体装置

Info

Publication number: JPS63211766A
Application number: JP62042925A
Authority: JP
Inventors: Seiichi Mori; 誠一森
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1987-02-27
Filing date: 1987-02-27
Publication date: 1988-09-02
Also published as: JPH0529150B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）この発明は、スタックトゲート構造の半導体装置に係わ
り、特に配線層の断線を防ぐための構造に関する。

（従来の技術）従来、スタックトゲート構造は、書換え可能な読み出し
専用メモリ（以下、ＥＦＲＯＭと記す）等の不揮発性半
導体記憶装置に多く見られる。スタックトゲート構造を
有するＥＦＲＯＭにおいては、従来、セル部と配線層と
を絶縁するためのいわゆる層間絶縁膜を、リンを１×１
０２０ｃｍ′３含む二酸化シリコンによって形成するよ
うになっていた。つまり、層間絶縁膜としてＰＳＧ膜を
用いていたわけである。このＰＳＧ膜は、通常、セル部
の上に薄いシリコン酸化膜を形成した後、ＣＶＤ法によ
って堆積形成される。しかし、このままで９は、ＰＳＧ
膜の外形に、ゲート領域と半導体基板との間の段差がほ
とんどそのまま現われるので、堆積加工によって形成さ
れる配線層に断線が生じ易くなる。そこで、通常は、Ｐ
ＳＧ膜を９５０’Ｃ以上で熱処理することによって溶融
し、その上面を平坦化するようになっている。

ところが、近年、ＥＦＲＯＭの高集積化に伴ってセル部
が微細になり、ＰＳＧ膜を平坦化を高温で行なうことが
できなくなってきた。この問題を解決するために、従来
は、層間絶縁膜を、ＰＳＧ膜の代りに、ボロンとリンを
Ｉ　Ｘ　１０　”ｃ＋ｎ−３以上含んだシリコン酸化膜
、すなわち、ＢＰＳＧ膜によって形成するようになって
いた。この方法によれば、ボロンとリンの濃度を適宜設
定することにより、９００’Ｃ以下の低温で層間絶縁膜
の平坦化が可能となる。

しかし、紫外線消去型のＥＦＲＯＭにこの技術を用いる
と、ＢＰＳＧ膜が紫外線を通し難いため、記憶情報の消
去時間が長くなるという問題が生じてしまう。

（発明が解決しようとする問題点）以上述べたように、層間絶縁膜として低温で平坦化が可
能なりＰＳＧ膜を用いる紫外線消去型のＥＦＲＯＭにお
いては、従来、ＢＰＳＧ膜が紫外線を通し難いために、
記憶情報の消去に時間がかかるという問題があった。

そこで、この発明は、紫外線消去型のＥＰＲＯＭにおいても、消去時間の低下を招くことなく
、層間絶縁膜の平坦化を低温で行なうことが可能な半導
体装置を提供することを目的とする。

［発明の構成コ（問題点を解決するための手段）上記目的を達成するためにこの発明は、少なくともｌＸ
１０１８ＣＩＩ＋３以上のリンを含む二酸化シリコンに
よってゲート領域を覆うように第１の絶縁部を形成し、
この絶縁部の外側であって少なくともゲート領域の側面
に、ボロンとリンがともに少なくとも１ｘ１０１８ｃｂリコンによって第２の絶縁部を形成するようにしたもの
である。

（作用）上記構成によれば、例えば、次のような工程により、半
導体装置の層間絶縁膜を形成することができる。すなわ
ち、まず、リンをＩ　Ｘ　１０１８ａｍ’以上含んだ二
酸化シリコンと、リン及びボロンともに少なくともｌＸ
１０１８ＣＩＩ＋−３以上含んだ二酸化シリコンによっ
てゲート領域を覆うように順次絶縁膜を形成する。この
後、この二層の絶縁膜のうち、上層の絶縁膜を熱処理に
よって溶°融する。

これにより、層間絶縁膜が完成する。

このような工程によって層間絶縁膜を形成する場合、上
層の絶縁膜は、ボロン及びリンのいずれも１×１０１８
０１３以上含む二酸化シリコンによって形成されるので
、低温の熱処理で平坦化することが可能である。また、
ゲート領域の上面では、下層の絶縁膜によって層間分離
を行なうことができるので、最終的に、上層の絶縁膜を
ゲート領域の上面に残す必要がない。これにより、ゲー
ト領域への紫外線到達量を、ゲート領域の上面にもＢＰ
ＳＧ膜を設ける従来の構成に比べ、大幅に多くすること
ができ、消去時間の低下を防止することができる。

（実施例）以下、図面を参照してこの発明の実施例を詳細に説明す
る。

なお、以下の説明では、この発明を紫外線消去型のＥＰ
ＲＯＭに適用した場合を代表として説明する。

では、この発明の一実施例による紫外線消去型ＥＦＲＯ
Ｍ装置の構成を第１図に示す製造方法の一例に従って説
明する。

第１図（ａ）はセル部ができあがった状態を示すもので
ある。但し、図には、２つのセル部１１ａ、ｌｌｂを示
す。図において、１２はＰ型シリコン基板である。１３
はドレインやソースを成すＮ型拡散層である。１４はフ
ローテングゲートを成す第１のポリシリコン層であり、
１５はコントロールゲートを成す第２のポリシリコン層
である。１６は層間絶縁膜を形成する前に、通常、形成
される熱酸化膜である。

セル部の形成が済むと、第２図（ｂ）に示すように、セ
ル部１・ｌａ、ｌｌｂを覆うように例えば、ＣＶＤ法に
より、第１の絶縁部を成す第１の絶縁膜１７を堆積する
。この第１の絶縁膜１７は、例えば、リンをＩ　Ｘ　１
０　”ｃｍ−３含む二酸化シリコンによって形成される
。

ところで、第１図（ｂ）に示す絶縁膜１７を層間絶縁膜
として、金属配線層を形成する場合、この金属配線層の
堆積にスパッタ法を用いると、段差部に金属層が厚く付
かず、その部分で断線不良が生じる。また、配線層を例
えば通常よく使われるＲＩＥ法により形成すると、ゲー
ト領域１８とシリコン半導体基板１２との間の段差部に
従って絶縁膜の外形に現われた段差部１９を配線層が横
断する場合、段差部１９で配線層がエツチングしきれず
、残ったりする。また、配線層をパターニングする際の
フォトリソグラフィ工程において、段差部１９からの反
射光により、一部の領域でレジストをマスク通りに露光
することができないという問題が発生する。

そこで、この実施例では、第１図（Ｃ）に示すように、
上記第１の絶縁膜１６の上に第２の絶縁膜２０を形成す
る。この絶縁膜２０は、ボロンとリンのいずれも例えば
Ｉ　Ｘ　１０”　ｃｍ’含む二酸化シリコンによって形
成される。したがって、この絶縁膜２０は例えば９００
＠以下の低温で溶融可能である。そこで、絶縁膜２０の
形成が済んだら、これを、例えば、９００°Ｃで１時間
アニールする。これにより、絶縁膜２０が溶け、第１図
（ｄ）に示すように、ゲート領域１８の上面にあった絶
縁膜２０が２つのセル部１１ａ、ｌｌｂのゲート領域１
８間の凹部に流れ込み、第２の絶縁部２１を形成する。

これにより、上面が平坦な層間絶縁膜ができる。

最後に、コンタクトホールを開孔後、第１図（ｅ）に示
すように、金属配線層となるアルミニウムーシリコン層
２２をスパッタし、これをパターニングした後、その上
部（こパッシベーション層（図示せず）を設ける。これ
により、ＥＰＲＯＭが、完成する。

以上述べたようにこの実施例は、層間絶縁膜を、セル部
１１ａ、ｌｌｂを覆うように設けられ、低温では溶は難
い特性を持つ第１の絶縁膜１６による第１の絶縁部と、
ゲート領域１８間に存在し、低温で溶は易い特性を持つ
第２の絶縁膜２０による第２の絶縁部２１により形成す
るようにしたものである。

上記構成によれば、熱処理による層間絶縁膜の溶融によ
りこの層間絶縁膜の平坦化を図る場合であっても、低温
で平坦化を図ることができる。また、ゲート領域１８の
の上面では、絶縁膜１７によって層間分離を行なうこと
ができるので、最終的に、上層の絶縁膜２０をゲート領
域の上面に残す必要がない。これにより、ゲート領域へ
の紫外線到達量を、セル部全面にＢＰＳＧ層を設ける従
来の構成に比べ、大幅に多くすることができ、消去時間
の低下・を防ぐことができる。この消去時間を、ＢＰＳ
Ｇ層のみを使う従来の構成のものと比較すると次によう
になる。今、従来のものとして、セル部を１μｍのＢＰ
ＳＧ層で覆った後、これを溶融して平坦化したものを考
える。一方、この実施例のものとして、１μｍのうちの
０．７μｍ分を第１の絶縁膜１７で形成し、０．３μｍ
分を第２の絶縁膜２０で形成し、この絶縁膜２０を溶融
して平坦化したものを考える。実験の結果、この実施例
のものは、従来のものに比べ、消去時間を約半分に短縮
することができることが確められた。

なお、先の実施例では、ゲート領域の上にある第２の絶
縁膜２０を全て２つのセル部のゲート領域１８間に流し
込む場合を説明したが、一部残すようにしてもよい。こ
の場合であっても、第２図に示すように、ゲート領域１
８に上面に残存する第２の絶縁膜２０の厚さが薄ければ
（例えば、４０００Å以下）、紫外線の透過率はほとん
ど下がらないので問題はない。

懐た、先の実施例では、第２の絶縁膜２０による第２の
絶縁部２１を、２つのセルのゲート領域２１間に全体的
に形成する場合を説明したが、配線層の断線を防止する
ことができる程度の平坦度を得ることができるのであれ
ば、必ずしも全体的に設ける必要はなく、第３図に示す
ように、少なくともゲート領域１８の側面に設けるよう
にすればよい。

また、先の実施例では、第１の絶縁膜１７におけるリン
の濃度及び第２の絶縁膜２０におけるリン及びボロンの
濃度をそれぞれＩ　Ｘ　１０２０ｃ＋ｎ’　。

１×１０２１ＣＩＩｌつとする場合を説明したが、これ
らの濃度は少なくともＩ　Ｘ　１０１８ａｍ’以上あれ
ばよい。

また、この発明は、半導体記憶装置以外の半導体装置に
も適用することができることは勿論である。

さらに、この発明の半導体装置は、上述した製造方法以
外の方法で製造可能なことも勿論である。

［発明の効果］以上述べたようにこの発明によれば、記憶情報の消去速
度の低下を招くことなく、層間絶縁膜の平坦化のための
熱処理を低温で行なうことが可能な半導体装置を提供す
ることができる。

【図面の簡単な説明】

第１図はこの発明の第１の実施例の装置の構成及びその
製造方法の一例を示す断面図、第２図および第３図はそ
れぞれこの発明の第２の実施例および第３の実施例に係
わる装置の構成を示す断面図である。１１ａ、ｌｌｂ・・・セル部、１２・・・Ｐ型シリコン
基板、１３・・・Ｎ型拡散層、１４．１５・・パボリシ
リコン層、１６・・・熱酸化膜、１７．２０・・・絶縁
膜、１８・・・ゲート領域、１９・・・段差部、２１・
・・絶縁部、２２・・・アルミニウムーシリコン層。出願人代理人　弁理士　鈴江武彦第１図第１図

Claims

【特許請求の範囲】　スタックトゲート構造のゲート領域を有する半導体装
置において、少なくとも１×１０＾１＾８ｃｍ＾−＾３以上のリンを
含む二酸化シリコンによって上記ゲート領域を覆うよう
に形成された第１の絶縁部と、ボロンとリンがともに少なくとも１×１０＾１＾８ｃｍ
＾−＾３以上含まれた二酸化シリコンによって上記第１
の絶縁部の外側で、かつ少なくとも上記ゲート領域の側
面に位置するように設けられた第２の絶縁部と、を具備したことを特徴とする半導体装置。