JPS63215114A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この本発明は、絶縁ゲート電界効果トランジスタ（以下
ＭＯ３と称す）トランジスタとバイポーラトランジスタ
とを同一基板上に形成し・て、高速スイッチング特性を
もたせた半導体装置に関するものである。

〔従来の技術〕

第３図は、例えば、特開昭５７−１．３５４９９号公報
に示された従来の半導体装置である。同図において、１
，２は相補型絶縁ゲート電界効果トランジスタ（以下Ｃ
ＭＯ３と称する）インバータであって、ＣＭＯＳインバ
ータはＰチャンネルＭＯＳトランジスタ３およびＮチャ
ンネルＭＯＳトランジスタ４とによゆ構成され、ＣＭＯ
Ｓインバータ２はＰチャンネルＭＯ３Ｉ−ランジスク５
とＮチャンネルＭＯ３）ランジスタロとによって構成さ
れている。７はＣＭＯＳインバー、Ｓｌ、２の共通入力
端、８はインバータ２およびバイポーラトランジスタ９
の出力端である。なお、インバータ１は、バイポーラト
ランジスタ９のベースを駆動するためのものである。１
０は電源ＶｒＪ）に接続された電源線、１１は電源ＶＳ
Ｓである。

以下、入力＃Ｉ７がハイレベル（Ｖｃｏレベル）からロ
ーレベル（Ｖｓｓレベル）に変化する場合を説明する。

入力＠７がハイレベルからローレベルに変化する場合、
ＣＭＯＳインバータ２により出力端８はハイレベルから
ローレベルへと変化する。出力源は通常大きな負荷容量
１２を駆動しなければならないが、ＣＭＯＳインバータ
は電流駆動能力が小さいため、バイポーラトランジスタ
５を使用しないと負荷容量１２のチャージアップに時間
がかかり、出、ｌ［８のローレベルからハイレベルへの
変化には大きな時間が必要になる。出力端８のローレベ
ルからハイレベルへの変化を速くするため、ＣＭＯＳイ
ンバータ１とバイポーラトランジスタ９が付加される。

入力端７がハイレベルからローレベルに変化する場合、
ＣＭＯＳインバータ１の出力、すなわちバイポーラトラ
ンジスタ９のベース入力はローレベルからハイレベルに
なる。ＣＭＯＳインバータ１の出力が駆動する負荷容量
はバイポーラトランジスタ９の寄生容量のみであり、出
力線の負荷容量に比べて非常に小さい。従って、バイポ
ーラトランジスタ９のベース入力変化は極めて速いもの
となる。このとき、バイポーラトランジスタ９はエミッ
タフォロアトランジスタとして動作し、公知のようにバ
イポーラトランジスタは電流駆動能力が大きく、急速に
負荷容量１２を充電するため、出力端８におけるローレ
ベルからハイレベルへの変化が４速化される。バイポー
ラトランジスタ９（よ出力＃８のレベルを、電源ＶＣＯ
からバイポーラトランジスタ９のベース・エミッタ間電
位差（Ｖ８Ｅ）だ目低いレベルまでしか駆動できないが
、入力端７がハイレベルからローレベルに変化する過程
で、ＰチャンネルＭＯ８）ランジスタ５が導通ずるため
、最終的にはこのＰチャンネ）＋Ｍ（、）　Ｓ　ｌ・ラ
ンジスタ５により出力端８は電源ＶＣＸ）レベルまで駆
動される。

一方、入力端７がローレベルからハイレベルに変化する
と、出力もハイレベルからローレベルに変化する。この
と社、負荷容量１２に蓄＠；ｇｔた電荷は、Ｎチャンネ
ルＭＯ８）−ランジスタロにより引火かれる。

以上のように、バイポーラトランジスタ９を付加するこ
とにより、出力端８のローレベルからハイレベルへの変
化を高速に行うことができ、これに伴ってスイッチング
特性が改善さｉｌ、る。

〔発明が解決しようとする問題点〕

従来の半導体装置は以上のように構成されているので、
入力端がローレベルからハイレベルに変化するとき、過
度的にバイポーラトランジスタ９のベース・エミッタ間
に大きな逆バイアス電圧がかかり、ブレイクダウンする
可能性がある。まｊ：、入力端がローレベルからハイレ
ベルに変化するとき、出力端８およびＣＭＯＳインバー
タ１の出力レベルはローレベルからハイレベルへ変化ｔ
　ル、。

このとき、バイポーラトランジスタ９のエミッタすなわ
ち出力端８の電位はＭＯＳトランジスタ６により放電さ
れて低下するが、負荷容量１２に蓄積された電荷量が多
いため、当電位の低下は緩やかである。一方、バイポー
ラトランジスタ９のペース電位はＭＯＳ）ランジスタ４
により放電されて低下するが、ＭＯＳトランジスタ４が
放電する電荷はバイポーラトランジスタ９の寄生容量に
蓄積されていた電荷のみであり、負荷容量１２の電荷量
に比べ非常に小さい。従って、バイポーラトランジスタ
９のペース電位低下は速やかに行なわれる。、そして、
このバイポーラトランジスタ９のベース電位低下はエミ
ッタ電位の低下に比べ速く、過度的にベース・エミッタ
間が逆バイアスになる。

負荷容量１２が大きくなるほど、上記逆バイアスＪａは
大きくなり、これに伴って最悪電源電位Ｖｏ。

Ｖ　６ｓが印加される。この結果、バイポーラトランジ
スタ９のベース・エミッタ間の耐圧をうわまわり、トラ
ンジスタの破壊９！招く問題点があった。

従って、従来の半導体装置）よ、負荷容［１２の大きな
ものには使用することができない。また、ベース・エミ
ッタ間耐圧を大きくするため、ベース幅を大きくする方
法もあるが、これはバイポーラトランジスタのスイッチ
ング特性を劣化させるため、得策とはいえない。

乙の発明は、上記問題点を解消するなめになされたもの
で、バイポーラトランジスタの性能を゛損わず、またブ
レイクダウンをおこさずに、大きな負荷容量を高速に駆
動することが出来ろ半導体装置を提供することを目的と
する。

〔問題点を解決するための手段〕

この発明に係る半導体装置は、バイポーラトランジスタ
のベース・エミッタ間に加わる逆バイアス電圧が一定値
より大きくなると導通する素子を付加したものである。

〔作　用〕

バイポーラトラレジスタのベース・エミッタ間に加わる
逆バイアス電圧が一定値よりも大きくなると導通する素
子を設ｍとにより、バイポーラトランジスタのベース・
エミッタ間に加わる最大の逆バイアス電圧は、ベース・
エミッタ間の耐圧以下に制限されるとと４１／：、上記
４．ｆ　、ｊ、素子が導通することにより、半導体装置
出力のハイレベルからローレベルへの変化が高速に行わ
れる。

〔発明の実施例〕

以下、この発明の一実施例を図について説明する。第１
図において、従来例を示した第３図と同一部分は同記号
を用いて示してあり、異なる点はバイポーラトランジス
タ９のベース・エミッタ間の逆バイアス電圧制限のため
、ダイオード１３を付加したことである。

この様に構成された半導体装置において、出力＠８がハ
イレベルからローレベルに変化する際に、バイポーラト
ランジスタ９のエミッタ電位の低千が遅くなってベース
電位よりもＶ、たけ大きくなると、ダイオード１３が導
通するため、出力端８に接続された線の電荷はダイオー
ド１３を通しでＭＯＳトランジスタ４）とよっても放電
されるようになる。ただし、Ｖ、はダイオードの順方向
導通電位であり、通常０．８ｖである。また、このダイ
オード１３を設けろことにより、バイポーラトランジス
タ９０ベース・エミッタ間に加わる最大の逆方同電位が
ｖＩに；−ｊ限、髪れろ。この結果、ベイポーラトラン
ジスタ９（よブレイクダウン／することなく、正常に動
作する。また、出力端８に接続された線の負荷容量１２
が大きい場合には、上述したように蓄積電荷の一部がダ
イオード１３を通してＭＯＳトランジスタ４により放電
されるｌ：め、出力ｍ８のハイレベルからローレベルへ
の変化がｍ速される効果がある。

また、ダイオード１３０代わりにシマ・））・キー　・
バリア・ダイオード′を用いても同様の効果が得ること
になる。

第２図はこの発明による他の実施例を示す回路図であっ
て、第１図と異なる部分（よ、バイポーラトランジスタ
９のベース・エミッタ間に加わる逆バイアスの制限素子
とじでのダイオード］３をＮチャンネルＭＯ８＋・ラン
ジスタ１４に置き換、でたことである。ここで、ＭＯＳ
）ランジス々】・１のドレインとゲート電極をパイボー
ラトランジ・スタ９のエミ・・ノ々に、同ソース電極を
バイポ−ラトラレジスタ９のソースに接続する。ｈ記の
ようＣζ接続されたＭＯ８＋−ランジスタ１４はダイオ
ード特性と同様の動作をする。バイポーラトランジスタ
のベース゛エミッタ間の逆バイアス電圧がＭＯ３トラン
ジスタ１４のしきい値電圧ＶＴＨ（通常０゜６Ｖ）より
も大きくなると、このＭＯ３Ｉ−ランジスタ１４が導通
するため、バイポーラトランジスタ９のベース・エミッ
タ間の逆バイアス電圧はＶ止よりも大きくはならなくな
る。

〔発明の効果〕

以上のように、この発明によれば、大きな負荷容量を駆
動する際、バイポーラトランジスタのベース・エミッタ
間に過度的にかかる逆バイアスを一定値以下に制限する
ことができるため、バイポーラ１−ランジスタのブレイ
クダウンの心配がない。

さらに、上記バイポーラトランジスタのベース・エミッ
タ間の逆バイアスを一定値以下にする素子に電流が流れ
ることで、出力線に蓄積された電荷を引抜＜ため、ハイ
レベルからローレベルへの変化を加速させろことができ
、これに伴って高速スイッチング特性が得られろ効果が
ある。

【図面の簡単な説明】

第１図はこの発明の一実施例による半導体装置の回路、
第２図はこの発明による他の実施例を示す回路、第３図
は半導体装置の従来例を示す回路である。 １．２はＣＭＯＳインバータ、３，５ばＰチャンネルＭ
　ＯＳ　トランジスタ、４，６，１４はＮチャンネルＮ
　ＯＳ　＋−ランジスタ、７は入力端、８ば出力端、９
はバイポーラトランジスタ、１０（よ電源■印、１１は
電源■５．１２は負荷容量、１３はダイオード。 なお、図中同一符号（よ同一よ−たは相当部分を示す。 代理人　大　岩　増　雄（外２名） 手続補正書（自発） ■８和　６へ　９月１９　日 ２、発明の名称 ゛ト導体装置 ３、補正をする者 事件との関係　特許出願人 住　所　　　　　東京都千代田区丸の内二丁目２番３号
名　称　　（６０１）三菱電機株式会社代表者志岐守哉 ４、代理人 住　所　　　　東京都千代田区丸の内二丁目２番３号三
菱電機株式会社内 氏名　（７３７５）弁理士大岩増雄 （連絡先０３　（２）３）　３４２）特許部）　　パ５
、補正の対象 （１）明細書の全文 （２）図面 ６、補正の内容 （１）明細書の全文を別紙のとおり補正する３゜（２）
図面第１図を別紙のとおり補正する。 ７、添付書類 （１）明細書の全文を記載１７た書面　　　　１通（２
）補正図面　　　　　　　　　　　　　１通明　　　細
　　　書 １、発明の名称 半導体装置 ２、特許請求の範囲 （１）入力を共通とする２組の相補型絶縁ゲート電界効
果トランジスタにより構成されるインバータと、ＮＰＮ
型バイポーラトランジスタにより構成されろ半導体装置
であって、バイポーラトランジスタのベースを上記第１
の相補型絶縁ゲート電界効果トランジスタインバータの
出力に、またエミッタが上記第２の相補型絶縁ゲー）・
電界効果トランジスタインバータの出力に、更にコレク
タを第１の電源に接続することにより、上記第２の相補
型絶縁ゲート電界効果トランジスタインバータの出力が
低レベルから高レベルに変化する際のスイッチング特性
を電流＋１［１能力の高いバイポーラトランジスタを使
用することで改善した半導体装置において、上記第２の
相補型絶縁ゲート電界効果トランジスタインバータの出
力が高レベルから低レベルに変化する際に、上記バイポ
ーラトランジスタのベース・エミッタ間ｔこ過度的にか
かる逆方向バイアスが一定値以上になると導通する素子
を付加することにより、上記逆方向バイアスを上記バイ
ポーラ！・ランジスタのベース・エミッタ間の耐圧より
も小さく制限するとともに、上記第２の相補型絶縁ゲー
ト電界効果）・ランジスタインバータ出力の高レベルか
ら低レベルへの変化を加速することを特徴とする半導体
装置。 （２）パイボーラトランジスータのベース・エミッタ間
にかかる逆方向バイアスを制限する手段として、前記ベ
ース・エミッタ間にダイオードもしくはショットキー・
バリア・ダイオードをエミッタ側がアノード、ペース側
がカソードとなる向きに接続した乙とを特徴とする特許
請求の範囲第１項記載の半導体装置。 （３）バイポーラトランジスタのベース・エミッタ間に
かかる逆方向バイアスを制限する手段として、上記バイ
ポーラトランジスタのベース・エミッタ間にＮチャンネ
ル絶縁ゲート電界効果！・ランジスタを、エミッタ側に
ゲート・ドレイン電極、ベース側にソース電極を接続し
たことを特徴とする特許請求の範囲第１項記載の半導体
装置。 ３、発明の詳細な説明 〔産業上の利用分母〕 この本発明は、絶縁ゲート電界効果ｌ・ランジスタ　（
以下ＭＯ３と称す）　トランジスタとバイポーラトラン
ジスタとを同一基板上に形成して、高速スイッチング特
性をもたせた半導体装置に関するものである。 〔従来の技術〕 第３図は、例えば、特開昭５７−１３５４９９号公報に
示された従来の半導体装置である。同図において、１，
２は相補型絶縁ゲート電界効果トランジスタ　（以下Ｃ
ＭＯ８と称する）インバータであって、ＣＭＯＳインバ
ータはＰチャンネルＭＯＳトランジスタ３およびＮチャ
ンネルＭＯ３）ランジスタ４とにより構成され、ＣＭＯ
Ｓインバータ２はＰチャンネルＭＯ３）−ランジスタ５
とＮチャンネルＭＯ３】・ランジスタロとによって構成
されている。７ばＣＭＯＳインバータ１，２の共通入力
端、８はインバータ２およびバイポーラ）・ランジスタ
９の出力端である。なお、インバータ１は、バイポーラ
トランジスタ９のベースを駆動するためのものである。 １０は電源ＶＤＤに接続された電源線、１１は電源ＶＳ
Ｓである。 以下、入力端７が高レベル（Ｖｏｏレベル）から低レベ
ル（Ｖｓｓレベル）に変化する場合を説明する。 入力端７が高レベルから低レベルに変化する場合、ＣＭ
ＯＳインバータ２により出力端８は低レベルから高レベ
ルへと変化する。出力端は通常大きな負荷容量１２を駆
動しなければならないが、ＣＭＯＳインバータは電流駆
動能力が小さいため、バイポーラトランジスタ９を使用
しないと負荷容量１２のチャージアップに時間がかかり
、出力端８の低レベルから高レベルへの変化には大きな
時間が必要になる。出力端８の低レベルから高レベルへ
の変化を速くするため、ＣＭＯＳインパーク１とバイポ
ーラトランジスタ９が付加される。入力端７が高レベル
から低レベルに変化する場合、ＣＭＯＳインバータ１の
出力、すなわちバイポーラトランジスタ９のベース入力
は低レベルから高レベルになる。ＣＭＯＳインパーク１
の出力が駆動する負荷容量はバイポーラトランジスタ９
の寄生容量のみであり、出力線の負荷容量に比べて非常
に小さい。従って、バイポーラトランジスタ９のベース
入力変化は極めて速いものとなる。このとき、バイポー
ラトランジスタ９はエミッタフォロアトランジスタとし
て動作し、公知のようにバイポーラトランジスタは電流
駆動能力が大きく、急速に負荷容量１２を充電するため
、出力端８における低レベルから高レベルへの変化が高
速化されろ。バイポーラトランジスタ９は出力端８のレ
ベルを、電源ＶＤＯからバイポーラトランジスタ９のベ
ース・エミッタ間Ｔｉ　位差（Ｖ　ＢＥ　）　ｔ！け低
いレベルまでしかＷＥｌｔｈできないが、入力端７が高
レベルから低レベルに変化する過程で、ＰチャンネルＭ
ＯＳトランジスタ５が導通するため、最終的にはこのＰ
チャンネルＭＯ８！−ランジスタ５により出力端８は電
源ＶＤＯレベルまで駆動される。 一方、入力端７が低レベルから高レベルに変化すると、
出力も高レベルから低レベルに変化する。 このとき、負荷容量１２に蓄積された電荷は、Ｎチャン
ネルＭＯ８＋−ランジスタロにより引抜かれる。 以上のように、バイポーラトランジスタ９を付加するこ
とにより、出力端８の低レベルから高レベルへの変化を
高速に行うことができ、これに伴ってスイッチング特性
が改善されろ。 〔発明が解決しようとする問題点〕 従来の半導体装置は以上のように構成されているので、
入力端が低レベルから高レベルに変化するとき、過渡的
にバイポーラトランジスタ９のベース・エミッタ間に大
きな逆バイアス電圧がかかり、ブレイクダウンする可能
性がある。また、入力端が低レベルから高レベルに変化
するとき、出力端８およびＣＭＯＳインバータ１の出力
レベルは高レベルから低レベルへ変化する。このとき、
バイポーラトランジスタ９のエミッタすなわち出力端８
の電位はＭＯ３＋−ランジスタロにより放電されて低下
するが、負荷容量１２に蓄積された電荷量が多いため、
当電位の低下は緩やかである。 一方、バイポーラトランジスタ９のベース電位はＭＯ３
＋−ランジスタ４により放電されて低下するが、ＭＯ３
＋−ランジスタ４が放電する電荷はバイポーラトランジ
スタ９の寄生容量に蓄積されていた電荷のみであり、負
荷容量１２の電荷量に比べ非常に小さい。従って、バイ
ポーラトランジスタ９のベース電位低下は速やかに行な
われろ。そして、このバイポーラトランジスタ９のベー
ス電位低下はエミック電位の低下に比べ速（、過渡的に
ベース・エミッタ間が逆バイアスになる。負荷容量１２
が大きくなるほど、上記逆バイアス値は大きくなり、こ
れに伴って最悪電源電位■叩−ｖ、３Ｓが印加される。 この結果、バイポーラトランジスタ９のベース・エミッ
タ間の耐圧をうわまわり、トランジスタの破壊を招く問
題点があった。従って、従来の半導体装置は、負荷容量
１２の大きなものには使用することができない。また、
ペースエミック間耐圧を大きくするため、ベース幅を大
きくする方法もあるが、これはバイポーラトランジスタ
のスイッチング特性を劣化させるため、得策とはいえな
い。 この発明は、上記問題点を解消するためになされたもの
で、バイポーラトランジスタの性能を損わず、またブレ
イクダウンをおこさずに、大きな負荷容量を高速に駆動
することが出来る半導体装置を提供することを目的とす
る。 〔問題点を解決するための手段〕 この発明に係る半導体装置は、バイポーラ）・“ｊンジ
スタのベース・エミッタ間に加わる逆バイアス電圧が一
定値よ吟大きくなると導通する素子を付加したものであ
る。 〔作　用〕 バイポーラトランジスタのベース・工ξ・ツク間に加わ
る逆バイアス電圧が一＝一定値よりも大きくなると導通
する素子を設けたことにより、バイポーラトランジスタ
のベース・エミッタ間に加わる最大の逆バイアス電圧は
、ベース・エミッタ間の耐圧以下に制限されるとともに
、上記付加素子が導通することにより、半導体装置出力
の高Ｌ・ベルから低し・ベル△、の変化が高速に行われ
る。 〔発明の実施例〕 以下、この発明の一実施例を図について説明する。第１
図（こおい゛Ｃ１従来例を示した第３図と同一部分は同
記号を用いて示してあり、異なる点はバイポーラトラン
ジスタ９のベース・エミッタ間の逆バイアス電圧制限の
ため、ダイオード１３を付加したことである、。 この様に構成された半導体装置において、出力端８が高
レベルから低レベルに変化する際に、バイボー　ラＩ・
ランジスタ９のエミック電位の低下が遅くなってベース
電位よりもＶ［たけ大きくなると、ダイオード１３が導
通するため、出力端８に接続された線の電荷はダイオー
ド１３を通してＭＯ８Ｉ・ランジスタ４によっても放電
されろようになる。ただし、Ｖ、ばダイオードの順方向
導通電位であり、通常０．８ｖである。また、このダイ
オード１３を設けることにより、バイポーラトランジス
タ９のベース・エミッタ間に加わる最大の逆方向電位が
Ｖ、に制限されろ。この結果、バイポーラトランジスタ
９ばブレイクダウンすることなく、正常に動作する。ま
た、出力端８に接続された線の負荷容量１２が大きい場
合には、上述したように蓄積電荷の一部がダイオード１
３を通してＭＯ３＋−ランジスタ４により放電されちた
め、出力端８の高レベルから低レベルへの変化が加速さ
れる効果がある。 また、ダイオード１３の代わりにショットキー　・バリ
ア・ダイオードを用いても同様の効果が得ることになる
。 第２図はこの発明による他の実施例を示す回路図であっ
て、第１図と異なる部分は、バイポーラ）・ランジスタ
９のベース・エミッタ間に加わる逆バイアスの制限素子
としてのダイオード１３をＮチャンネルＭＯ３＋−ラン
ジスタ１４に置き換えたことである。ここで、ＭＯ３Ｉ
・ランジスタ１４のドレインとゲート電極をバイポーラ
トランジスタ９のエミッタに、同ソース電極をバイポー
ラトランジスタ９のベースに接続する。上記のように接
続されたＭ　ＯＳ　＋−ランジスタ１４はダイオード特
性と同様の動作をする。バイポーラトランジスタのベー
ス・エミッタ間の逆バイアス電圧がＭＯＳトランジスク
１４のしきい値電圧ＶＴＨ（通常０６Ｖ）よりも大きく
なると、このＭ　ＯＳ　ｌ−ランジスタ１４が導通する
ため、バイポーラトランジスタ９のベース・エミッタ間
の逆バイアス電圧はＶ　ＴＨよりも大きくはならなくな
る。 〔発明の効果〕 以−トのように、この発明によれば、大きな負荷容量を
駆動する際、パイボーラトラユ／ジスタのベース・エミ
、ツヤ間に過渡的にかかる逆バイアスを一定値以下に制
限することができろため、バイボ〜　ラ１−ランジスタ
のブＬ・イクダウンの心配がない。 さらに、上記バイ１ご一うトランジスタのベース・工ξ
・・・夕間の逆バイアスを−・定値以下にする素子Ｚこ
主流が流ねることで、！Ｂ力線に蓄積された電荷を引抜
くため、高レベルから低レベルへの変化全加速させるこ
とかでき、こねに伴って高速スイッチング特性が得られ
ろ効果がある。 ４、図面の簡単な説明 第１図はこの発明の一実施例による半導体装置の回路、
第２図はこの発明による他の実施例を示す回路、第３図
は半導体装置の従来例を示す回路である。 １．２はＣＭＯＳインパーク、３，５はＰチャンネルＭ
Ｏ３）ランジスタ、４，６．１４はＮチャンネルＮ　Ｏ
Ｓ　＋−ランジスタ、７は入力端、８は出力端、９はバ
イポーラ！・ランジスタ、１０１ｆ？’［源Ｖｒ、ｌ、
１１ば電源Ｖ６Ｂ、−１２は負荷容量、１３はダイオー
ド。 なお、図中同一符号は同一または相当部分を承す、。

Claims (3)

【特許請求の範囲】
1. （１）入力を共通とする２組の相補型絶縁ゲート電界効
   果トランジスタにより構成されるインバータと、ＮＰＮ
   型バイポーラトランジスタにより構成される半導体装置
   であって、バイポーラトランジスタのベースを上記第１
   の相補型絶縁ゲート電界効果トランジスタインバータの
   出力に、またエミッタが上記第２の相補型絶縁ゲート電
   界効果トランジスタインバータの出力に、更にコレクタ
   を第１の電源に接続することにより、上記第２の相補型
   絶縁ゲート電界効果トランジスタインバータの出力が低
   レベルから高レベルに変化する際のスイッチング特性を
   電流駆動能力の高いバイポーラトランジスタを使用する
   ことで改善した半導体装置において、上記第２の相補型
   絶縁ゲート電界効果トランジスタインバータの出力が高
   レベルから低レベルに変化する際に、上記バイポーラト
   ランジスタのベース・エミッタ間に過度的にかかる逆方
   向バイアスが一定値以上になると導通する素子を付加す
   ることにより、上記逆方向バイアスを上記バイポーラト
   ランジスタのベース・エミッタ間の耐圧よりも小さく制
   限するとともに、上記第２の相補型絶縁ゲート電界効果
   トランジスタインバータ出力の高レベルから低レベルへ
   の変化を加速することを特徴とする半導体装置。
2. （２）バイポーラトランジスタのベース・エミッタ間に
   かかる逆方向バイアスを制限する手段として、前記ベー
   ス・エミッタ間にダイオードもしくはシヨットキー・バ
   リア・ダイオードをエミッタ側がアノード、ベース側が
   カソードとなる向きに接続したことを特徴とする特許請
   求の範囲第１項記載の半導体装置。
3. （３）バイポーラトランジスタのベース・エミッタ間に
   かかる逆方向バイアスを制限する手段として、上記バイ
   ポーラトランジスタのベース・エミッタ間にＮチャンネ
   ル絶縁ゲート電界効果トランジスタを、エミッタ側にゲ
   ート・ドレイン電極、ベース側にソース電極を接続した
   ことを特徴とする特許請求の範囲第１項記載の半導体装
   置。