JPS63149748A - Storage device - Google Patents
Storage deviceInfo
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- JPS63149748A JPS63149748A JP61296659A JP29665986A JPS63149748A JP S63149748 A JPS63149748 A JP S63149748A JP 61296659 A JP61296659 A JP 61296659A JP 29665986 A JP29665986 A JP 29665986A JP S63149748 A JPS63149748 A JP S63149748A
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、情報処理装置における記憶装置に係わり、特
に複数のモジュールからなる記憶装置に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a storage device in an information processing device, and particularly to a storage device consisting of a plurality of modules.
従来、この種の複数のモジュールからなる記憶装置では
、個々のモジュールに物理アドレスと対応した固有−の
モジュールアドレスが割り当てられていた。各々のモジ
ュールは、読み出しあるいは書き込みアドレスがモジュ
ールアドレスと一致したときに読み出しあるいは書き込
みを行う。更に応答信号以外に、読み出し時は要求元へ
データおよびエラー信号を転送し、書き込み時はエラー
信号を転送する。各々のモジュールは、読み出しあるい
は書き込みアドレスがモジュールアドレスと一致しない
ときには、−切の動作を中止していた。Conventionally, in this type of storage device consisting of a plurality of modules, each module has been assigned a unique module address corresponding to a physical address. Each module reads or writes when the read or write address matches the module address. Furthermore, in addition to response signals, data and error signals are transferred to the request source when reading, and error signals are transferred when writing. Each module aborted the -off operation when the read or write address did not match the module address.
上述した従来の記憶装置は、モジュールアドレスのみで
読み出しあるいは書き込みを実行するモジュールの定義
をしていたので、複数のモジュールを使用した二重化メ
モリを実現することが困難であった。従って、信頼度の
高いメモリ装置を構成することが不可能であるという欠
点がある。In the above-mentioned conventional storage device, a module that executes reading or writing is defined only by the module address, so it is difficult to realize a dual memory using a plurality of modules. Therefore, there is a drawback that it is impossible to construct a highly reliable memory device.
そこで、本発明の目的は、二重化メモリを容易に実現す
ることができ、信頼度の高いメモリ装置を構成すること
ができるようにした記憶装置を提供することにある。SUMMARY OF THE INVENTION Therefore, an object of the present invention is to provide a storage device that can easily realize a dual memory and configure a highly reliable memory device.
本発明は、同一バス上に接続された複数のモジュール(
メモリモジュール)からなる記憶装置において、(i)
アドレス信号の一部で定義されるモジュールアドレスが
相異なるように与えられたときは、すべてのモジュール
が書き込みあるいは読み出しおよびバスへの所定情報の
転送を行い、(ii)2以上n個のモジュールに同一の
モジ5−ルアドレスが与えられたときにこのモジュール
アドレスとは異なるアドレス信号の一部で区別されたn
−1個のモジュールは、書き込みおよび読み出し動作時
、バス上に一部の情報を転送しないように構成してなる
ものである。The present invention provides a method for connecting a plurality of modules (
(i) in a storage device consisting of a memory module)
When different module addresses defined by part of the address signal are given, all modules write or read and transfer specified information to the bus, and (ii) 2 or more n modules When the same module address is given, n that is distinguished from this module address by a part of the address signal is different from this module address.
- One module is configured so that some information is not transferred onto the bus during write and read operations.
従って、2以上n個のモジュールに同一のモジュールア
ドレスが与えられた時に、書き込みあるいは読み出し動
作およびバスへの所定の情報の転送動作をする1個のモ
ジュールと、書き込みあるいは読み出し動作のみ実行し
、バス上に一部の情報転送動作を行わないn−1個のモ
ジュールを選択的に得ることにより、二重化メモリを容
易に実現することができ、信頼度の高いメモリ装置を構
成できる。更に使用されるメモリ内容によりメモリ装置
の一部だけ二重化メモリとすることもできメモリ資源の
有効活用が図られる。Therefore, when the same module address is given to 2 or more n modules, one module performs a write or read operation and transfers predetermined information to the bus, and another module performs only a write or read operation and transfers the specified information to the bus. By selectively obtaining n-1 modules that do not perform some information transfer operations, a duplex memory can be easily realized and a highly reliable memory device can be constructed. Furthermore, depending on the memory contents used, only a portion of the memory device can be made into a dual memory, thereby making effective use of memory resources.
次に本発明について図面を参照して説明する。 Next, the present invention will be explained with reference to the drawings.
第1図は本発明による記憶装置の一実施例を示すシステ
ム接続図である。FIG. 1 is a system connection diagram showing an embodiment of a storage device according to the present invention.
同図において、アドレス・データバス1は記憶装置2と
他のプロセッサ、例えば中央処理装置(CP[J)3、
入出力制御装置(IOP)4とを接続するためのもので
ある。なお、アドレスバスとデータバスは別々のバスと
なっていてもよい。In the figure, an address/data bus 1 is connected to a storage device 2 and other processors, such as a central processing unit (CP[J) 3,
This is for connecting to an input/output control device (IOP) 4. Note that the address bus and data bus may be separate buses.
第1のメモリモジュール6−1〜第Nのメモリモジュー
ル6−Nは記憶装置2を構成している。The first memory module 6-1 to the Nth memory module 6-N constitute the storage device 2.
第2図は、第1図のアドレス・データバス(以下、単に
バスという。)1のアドレスビットを示すビット配列図
である。ビットは待機優先順位指定ビットとモジュール
アドレスビットおよびチップアドレスビットから構成さ
れている。FIG. 2 is a bit arrangement diagram showing the address bits of the address/data bus (hereinafter simply referred to as bus) 1 in FIG. 1. The bits consist of a standby priority designation bit, a module address bit, and a chip address bit.
ここにモジュールアドレスビットとチップアドレスビッ
トは従来技術と同じであり、この図の例では、IGB
(キガバイト)まで指定できるようになっている。待機
優先順位指定ビットは、二重化メモリ装置用のビットで
ある。通常の使い方で、各メモリモジュールが各々個別
のモジュールアドレスを与えられ、読み出しあるいは書
き込みを実行する場合には、各メモリモジュールに対す
るアドレスビット中の待機優先順位指定ビットは例えば
すべて“0”である。なお、この例では、待機優先順位
指定ビットは2ビツトであるが、必要に応じて変えるこ
とができる。Here, the module address bits and chip address bits are the same as in the prior art, and in the example of this figure, IGB
(Kigabytes) can be specified. The standby priority designation bit is a bit for a dual memory device. In normal usage, when each memory module is given an individual module address and performs reading or writing, the standby priority designation bits in the address bits for each memory module are, for example, all "0". In this example, the wait priority designation bit is 2 bits, but it can be changed as necessary.
次に、二重化メモリ装置を構成する場合について説明す
る。今仮に、第1のメモリモジュール6−1と第2のメ
モリモジュール6−2とが二重化メモリを構成し、第N
のメモリモジュールFi−Nが他の固有メモリであると
する。この場合、各々のアドレスは次のように与えられ
る。ここでrXJ印は任意であることを示す。Next, the case of configuring a duplex memory device will be described. Now, hypothetically, the first memory module 6-1 and the second memory module 6-2 constitute a duplex memory, and the
Assume that the memory module Fi-N of is another unique memory. In this case, each address is given as follows. Here, the rXJ mark indicates that it is arbitrary.
第1のメモリモジュール6−1
第2のメモリモジュール6−2
010QOOOOOOOXX・・・・・・×第Nのメモ
リモジュール5−N
00000000001xX・・・・・・×今、もし、
CPU3からバス1を介して記憶装置7に転送されると
、第1のメモリモジュール6−1は、読み出しあるいは
書き込み動作を実行し、必要に応じバス1上に応答信号
も転送する。更に読み出し時には、読み出しデータおよ
びエラー信号をバス1上に転送する。これに対し、第2
のメモリモジュール6−2は、モジュールアドレスが同
じなので、読み出しおよび書き込み動作については実行
するが、待機優先順位指定ビットが異なるので、応答信
号を含めバス1上へは一部信号を転送しない。すなわち
二重化メモリ装置における待機メモリの役割を果たす。First memory module 6-1 Second memory module 6-2 010QOOOOOOOOXX...×Nth memory module 5-N 00000000001xX...×Now, if
When transferred from the CPU 3 to the storage device 7 via the bus 1, the first memory module 6-1 executes a read or write operation and also transfers a response signal onto the bus 1 if necessary. Furthermore, during reading, read data and error signals are transferred onto bus 1. On the other hand, the second
Since the memory modules 6-2 have the same module address, they execute read and write operations, but because their wait priority designation bits are different, some signals, including response signals, are not transferred onto the bus 1. That is, it plays the role of standby memory in the duplex memory device.
一方、第Nのメモリモジュール6−Nは、モジュールア
ドレスビットが異なるため、CPLI3から上記アドレ
スが転送されてもこれを全く無視し、何もしない。On the other hand, since the Nth memory module 6-N has different module address bits, even if the address is transferred from the CPLI 3, it completely ignores this and does nothing.
以上の説明から、待機メモリとしてのメモリモジュール
を複数個設けることも容易である。From the above explanation, it is easy to provide a plurality of memory modules as standby memory.
さて、今もし、第1のメモリモジュール6−1が壊れる
と、CPU3はこれを検知し、次のアクセスで、アドレ
スビット
01000000000XX・・・・・・×を転送する
ことになる。これにより今まで待機メモリであった第2
のメモリモジュール6−2が第1のメモリモジュール6
−1のバックアップを行い、システムはジョブを中断す
ることがない。従ってシステムの信頼度が高く維持され
る。Now, if the first memory module 6-1 were to fail, the CPU 3 would detect this and transfer the address bits 01000000000XX . . . in the next access. This allows the second memory, which was previously the standby memory, to
The memory module 6-2 is the first memory module 6.
-1 backup is performed and the system does not interrupt the job. Therefore, the reliability of the system is maintained high.
以上の説明から判るように、アドレスビットに従来技術
のモジュールアドレスビットと異なる待機優先順位指定
ビットを定義し、このビットの指定により、読み出しあ
るいは書き込み動作およびバスl上への転送動作をする
メモリモジュールと、読み出しおよび書き込み動作のみ
実行し、バスl上に一部の転送動作を行わないメモリモ
ジュールを選択的に得ることにより、二重化メモリを容
易に実現でき信頼度の高いメモリ装置を構成することが
できる。As can be seen from the above explanation, a memory module that defines a standby priority designation bit, which is different from the module address bit of the conventional technology, in the address bit, and performs a read or write operation and a transfer operation on bus l according to the designation of this bit. By selectively obtaining memory modules that perform only read and write operations and do not perform some transfer operations on bus l, it is possible to easily realize duplex memory and configure a highly reliable memory device. can.
上述したように本発明によれば、モジュールアドレスと
は異なるアドレス信号の一部で新たな指定ビットを設け
ることにより、二重化メモリを容易に実現することがで
き、信頼度の高いメモリ装置を構成することができる。As described above, according to the present invention, by providing a new designation bit in a part of the address signal different from the module address, it is possible to easily realize a duplex memory, thereby configuring a highly reliable memory device. be able to.
更に本発明によれば、モジュールメモリの特徴を生かし
、使用されるメモリ内容により記憶装置の一部だけ二重
化することもでき、メモリ資源の有効活用にも大いに役
立つなどの効果を奏する。Further, according to the present invention, by taking advantage of the characteristics of the module memory, only a portion of the storage device can be duplicated depending on the memory contents to be used, which is very useful for effectively utilizing memory resources.
第1図は本発明の一実施例を示すシステム接続図、第2
図は第1図に示すアドレス・データバスのアドレスビッ
ト配列図である。
■・・・・・・アドレス・データバス、2・・・・・・
記憶装置、
3・・・・・・中央処理装置(CPU)、6−1〜6−
N・・・・・・メモリモジュール。
出 願 人
日本電気株式会社
代 理 人Fig. 1 is a system connection diagram showing one embodiment of the present invention;
This figure is an address bit arrangement diagram of the address/data bus shown in FIG. 1. ■・・・Address/data bus, 2・・・・・・
Storage device, 3...Central processing unit (CPU), 6-1 to 6-
N...Memory module. Applicant: NEC Corporation Representative
Claims (1)
装置において、アドレス信号の一部で定義されるモジュ
ールアドレスが相異なるように与えられたときは、すべ
てのモジュールが書き込みあるいは読み出しおよびバス
への所定情報の転送を行い、2以上n個のモジュールに
同一の前記モジュールアドレスが与えられたときに前記
モジュールアドレスとは異なるアドレス信号の一部で区
別されたn−1個のモジュールは、書き込みおよび読み
出し動作時、バス上に一部の情報を転送しないように構
成したことを特徴とする記憶装置。In a storage device consisting of multiple modules connected on the same bus, if different module addresses defined by part of the address signal are given, all the modules can write or read data and send a specified message to the bus. When information is transferred and the same module address is given to 2 or more n modules, the n-1 modules that are distinguished by a part of the address signal different from the module address will perform write and read operations. A storage device characterized in that it is configured so that some information is not transferred onto a bus during operation.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61296659A JPS63149748A (en) | 1986-12-15 | 1986-12-15 | Storage device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61296659A JPS63149748A (en) | 1986-12-15 | 1986-12-15 | Storage device |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS63149748A true JPS63149748A (en) | 1988-06-22 |
Family
ID=17836410
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61296659A Pending JPS63149748A (en) | 1986-12-15 | 1986-12-15 | Storage device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS63149748A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5890218A (en) * | 1990-09-18 | 1999-03-30 | Fujitsu Limited | System for allocating and accessing shared storage using program mode and DMA mode |
-
1986
- 1986-12-15 JP JP61296659A patent/JPS63149748A/en active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5890218A (en) * | 1990-09-18 | 1999-03-30 | Fujitsu Limited | System for allocating and accessing shared storage using program mode and DMA mode |
US5963976A (en) * | 1990-09-18 | 1999-10-05 | Fujitsu Limited | System for configuring a duplex shared storage |
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