JPS63133646A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS63133646A JPS63133646A JP28272386A JP28272386A JPS63133646A JP S63133646 A JPS63133646 A JP S63133646A JP 28272386 A JP28272386 A JP 28272386A JP 28272386 A JP28272386 A JP 28272386A JP S63133646 A JPS63133646 A JP S63133646A
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関し、特に多層配線を
設ける半導体装置の製造方法に関する。
設ける半導体装置の製造方法に関する。
半導体装置に形成される集積回路の集積度を向上させる
ための一つとして配線の多層化が採用されている。
ための一つとして配線の多層化が採用されている。
ｖ＆細パターン形成のためのりソグラフィ技術としては
縮小投影露光方法が一般的に使用されており、今後も広
く使用されていくものと思われる。
縮小投影露光方法が一般的に使用されており、今後も広
く使用されていくものと思われる。
従来の半導体装置の製造方法は、先ず、半導体基板上に
下層の配線層を形成し前記下層配線層を被覆する眉間絶
縁膜を形成する。次に、前記層間絶縁膜上にホトレジス
ト膜を形成しパターニングを行う。次に、前記パターニ
ングされたホトレジスト膜をマスクにして前記層間絶縁
膜に開孔部を設けた後、前記ホトレジスト膜を除去し、
前記層間絶縁膜上および前記開孔部に金属膜を選択形成
し上層の配線層を形成する。
下層の配線層を形成し前記下層配線層を被覆する眉間絶
縁膜を形成する。次に、前記層間絶縁膜上にホトレジス
ト膜を形成しパターニングを行う。次に、前記パターニ
ングされたホトレジスト膜をマスクにして前記層間絶縁
膜に開孔部を設けた後、前記ホトレジスト膜を除去し、
前記層間絶縁膜上および前記開孔部に金属膜を選択形成
し上層の配線層を形成する。
上述した従来の半導体装置の製造方法は、縮小投影露光
方法を用いてホトレジスト膜へパターンを露光する場合
に、眉間絶縁膜を透過したパターン像が下層の配線層表
面より反射してホトレジス１〜ｐｌＪ、へ再入射するた
め、これを現像して得られるホトレジスト開孔部の精度
が悪くなり１μｍ×１μｍ正方形以下の開孔部を設ける
のが困難であるという問題点があった。
方法を用いてホトレジスト膜へパターンを露光する場合
に、眉間絶縁膜を透過したパターン像が下層の配線層表
面より反射してホトレジス１〜ｐｌＪ、へ再入射するた
め、これを現像して得られるホトレジスト開孔部の精度
が悪くなり１μｍ×１μｍ正方形以下の開孔部を設ける
のが困難であるという問題点があった。
本発明の半導体装置の製造方法は、半導体基板上に下層
の配線層を形成し前記下層の配線層を被覆する層間絶縁
膜を形成する工程と、前記層間絶縁膜上に低光反射率膜
を形成する工程と、前記低光反射率膜上にホトレジスト
膜を形成しパターニングを行う工程と、前記パターニン
グされたホトレジスト膜をマスクにして前記低光反射率
膜および前記層間絶縁膜に開孔部を設ける工程と、前記
ホ）・レジスト膜を除去した後前記低光反射率膜上およ
び前記開孔部に金属膜を形成する工程と、前記金属膜お
よび低光反射率膜を選択的にエツチングして上層の配線
層を形成する工程とを含んで構成される。
の配線層を形成し前記下層の配線層を被覆する層間絶縁
膜を形成する工程と、前記層間絶縁膜上に低光反射率膜
を形成する工程と、前記低光反射率膜上にホトレジスト
膜を形成しパターニングを行う工程と、前記パターニン
グされたホトレジスト膜をマスクにして前記低光反射率
膜および前記層間絶縁膜に開孔部を設ける工程と、前記
ホ）・レジスト膜を除去した後前記低光反射率膜上およ
び前記開孔部に金属膜を形成する工程と、前記金属膜お
よび低光反射率膜を選択的にエツチングして上層の配線
層を形成する工程とを含んで構成される。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図（ａ）〜（ｇ＞は本発明の第１の実施例を説明す
るための工程順に示した半導体チップの断面図である。
るための工程順に示した半導体チップの断面図である。
まず、第１図（ａ）に示すように、主表面が酸化硅素膜
２で覆われ所定の位置に開孔部を設けたシリコン基板１
上に下層のアルミニウム配線層３を選択的に形成する。
２で覆われ所定の位置に開孔部を設けたシリコン基板１
上に下層のアルミニウム配線層３を選択的に形成する。
、二の場合のシリコン基板には半導体素子が形成されて
いるものも含まれる。
いるものも含まれる。
次に、第１図（ｂ）に示すように、酸化硅素膜２の上の
アルミニウム配線層３を覆うようにプラズマＣＶＤ法に
より形成した窒化硅素膜４を形成する。
アルミニウム配線層３を覆うようにプラズマＣＶＤ法に
より形成した窒化硅素膜４を形成する。
次に、第１図（ｃ）に示すように窒化硅素膜４の上に低
光反射率膜として多結晶シリコン膜５念減圧ＣＶＤ法に
より約５０ｎｍの膜厚で形成する。
光反射率膜として多結晶シリコン膜５念減圧ＣＶＤ法に
より約５０ｎｍの膜厚で形成する。
次に、第１図（ｄ）に示すように、多結晶シリコン膜５
の上にホトレジスト膜６を形成した後縮小投影露光方法
でホトレジスト膜６にパターンを露光し、これを現像し
てホトレジスト膜６に開孔部７を形成する。このように
、多結晶シリコン膜のような低光反射率の膜をホトレジ
スト設けたことにより、ホトレジスト膜下面から乱反射
しホトレジスト膜に再入射する光による好ましくない感
光を防止し、精度の高いホトレジスト膜のパターンを得
ることができる。
の上にホトレジスト膜６を形成した後縮小投影露光方法
でホトレジスト膜６にパターンを露光し、これを現像し
てホトレジスト膜６に開孔部７を形成する。このように
、多結晶シリコン膜のような低光反射率の膜をホトレジ
スト設けたことにより、ホトレジスト膜下面から乱反射
しホトレジスト膜に再入射する光による好ましくない感
光を防止し、精度の高いホトレジスト膜のパターンを得
ることができる。
次に、第１図（ｅ）に示すように、開孔部７を形成した
ホトレジスト膜６をマスクとして多結晶シリコン膜５お
よび窒化硅素膜４に下層の配線層に達する開孔部８を形
成した後、ホトレジスト膜６を除去する。
ホトレジスト膜６をマスクとして多結晶シリコン膜５お
よび窒化硅素膜４に下層の配線層に達する開孔部８を形
成した後、ホトレジスト膜６を除去する。
次に、第１図（ｆ）に示すように、開孔部８および多結
晶シリコン膜５の上にアルミニウム膜９をスパッタリン
グ法により形成した後、アルミニウム膜９と多結晶シリ
コン膜５とを選択的にエツチングで除去する。
晶シリコン膜５の上にアルミニウム膜９をスパッタリン
グ法により形成した後、アルミニウム膜９と多結晶シリ
コン膜５とを選択的にエツチングで除去する。
次に、第１図（ｇ＞に示すように、配線層間のコンタク
トを確実にして素子特性の安定化を図るために４００〜
５００℃の温度で１０〜６０分間の熱処理を行い、アル
ミニウム・シリコン合金の配線層１０を形成する。
トを確実にして素子特性の安定化を図るために４００〜
５００℃の温度で１０〜６０分間の熱処理を行い、アル
ミニウム・シリコン合金の配線層１０を形成する。
第２図（ａ）、（ｂ）は本発明の第２の実施例を説明す
るための工程順に示した半導体チップの断面図である。
るための工程順に示した半導体チップの断面図である。
第２図（ａ）に示すように、第２の実施例は、低光反射
率膜として酸化クロム膜１１を使用したものである。酸
化クロム膜１１を形成した後は、第１の実施例と同様に
酸化クロム膜１１の上に形成したホトレジスト膜６のパ
ターニングを行う。
率膜として酸化クロム膜１１を使用したものである。酸
化クロム膜１１を形成した後は、第１の実施例と同様に
酸化クロム膜１１の上に形成したホトレジスト膜６のパ
ターニングを行う。
次に、第２図（ｂ）に示すように、パターニングされた
ホトレジスト膜６をマスクとして酸化クロム膜１１およ
び窒化硅素膜４に開孔部を設け、ホトレジスト膜を除去
した後下層の配線層と前記開化部を通してコンタクトす
る上層の配線層９を選択的に形成する。第２の実施例に
おいては、層間絶縁膜は窒化硅素膜４と酸化クロムＩＩ
ｙ、１１との２重層となる。
ホトレジスト膜６をマスクとして酸化クロム膜１１およ
び窒化硅素膜４に開孔部を設け、ホトレジスト膜を除去
した後下層の配線層と前記開化部を通してコンタクトす
る上層の配線層９を選択的に形成する。第２の実施例に
おいては、層間絶縁膜は窒化硅素膜４と酸化クロムＩＩ
ｙ、１１との２重層となる。
以上説明したように本発明は、層間絶縁膜上に形成した
低光反射率膜と前記低光反射膜上に形成したホトレジス
ト膜との組合せでパターニングを行うことにより、ホト
レジスト膜下面からの反射光がホトレジスト膜へ乱反射
するのを抑制し、ホトレジス１〜膜に１μｍＸ１μｍ正
方形以下の微細な開孔部を精度良く形成できる効果があ
る。
低光反射率膜と前記低光反射膜上に形成したホトレジス
ト膜との組合せでパターニングを行うことにより、ホト
レジスト膜下面からの反射光がホトレジスト膜へ乱反射
するのを抑制し、ホトレジス１〜膜に１μｍＸ１μｍ正
方形以下の微細な開孔部を精度良く形成できる効果があ
る。
また、低光反射率膜として形成した多結晶シリコン膜は
除去する必要はなく、上層の配線層のアルミニウム膜と
合せ、その後の熱処理により、アルミニウム・シリコン
合金配線層となり、アロイスパイクなどのない耐熱性の
良好な配線層が形成できるという効果がある。なお、低
光反射率膜として酸化クロム膜を用いた場合には、光反
射率が極めて小さく多結晶シリコン膜の場合に比べて更
に精度の良いホトレジストマスクが形成できる上、この
上に更に層を重ねる場合のパターニング工程にも好影響
を及ぼす効果がある。
除去する必要はなく、上層の配線層のアルミニウム膜と
合せ、その後の熱処理により、アルミニウム・シリコン
合金配線層となり、アロイスパイクなどのない耐熱性の
良好な配線層が形成できるという効果がある。なお、低
光反射率膜として酸化クロム膜を用いた場合には、光反
射率が極めて小さく多結晶シリコン膜の場合に比べて更
に精度の良いホトレジストマスクが形成できる上、この
上に更に層を重ねる場合のパターニング工程にも好影響
を及ぼす効果がある。
第１図（ａ）〜（ｇ＞は本発明の第１の実施例を説明す
るための工程順に示した半導体チップの断面図、第２図
（ａ）、（ｂ）は本発明の第２の実施例を説明するため
の工程順に示した半導体チップの断面図である。 １・・・シリコン基板、２・・・酸化硅素膜、３・・・
下層のアルミニウム配線層、４・・・窒化硅素膜、５・
・・多結晶シリコン膜、６・・・ホトレジスト膜、７・
・・ホトレジスト膜の開孔部、８・・・多結晶シリコン
膜および窒化硅素膜の開化部、９・・・上層のアルミニ
ウム配線層、１０・・・アルミニウム・シリコン合金配
線層、１１・・・酸化クロム膜。
るための工程順に示した半導体チップの断面図、第２図
（ａ）、（ｂ）は本発明の第２の実施例を説明するため
の工程順に示した半導体チップの断面図である。 １・・・シリコン基板、２・・・酸化硅素膜、３・・・
下層のアルミニウム配線層、４・・・窒化硅素膜、５・
・・多結晶シリコン膜、６・・・ホトレジスト膜、７・
・・ホトレジスト膜の開孔部、８・・・多結晶シリコン
膜および窒化硅素膜の開化部、９・・・上層のアルミニ
ウム配線層、１０・・・アルミニウム・シリコン合金配
線層、１１・・・酸化クロム膜。
Claims (1)
- 半導体基板上に下層の配線層を形成し前記下層の配線
層を被覆する層間絶縁膜を形成する工程と、前記層間絶
縁膜上に低光反射率膜を形成する工程と、前記低光反射
率膜上にホトレジスト膜を形成しパターニングを行う工
程と、前記パターニングされたホトレジスト膜をマスク
にして前記低光反射率膜および前記層間絶縁膜に開孔部
を設ける工程と、前記ホトレジスト膜を除去した後前記
低光反射率膜上および前記開孔部に金属膜を形成する工
程と、前記金属膜および低光反射率膜を選択的にエッチ
ングして上層の配線層を形成する工程とを含むことを特
徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28272386A JPS63133646A (ja) | 1986-11-26 | 1986-11-26 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28272386A JPS63133646A (ja) | 1986-11-26 | 1986-11-26 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63133646A true JPS63133646A (ja) | 1988-06-06 |
Family
ID=17656203
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28272386A Pending JPS63133646A (ja) | 1986-11-26 | 1986-11-26 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63133646A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61137345A (ja) * | 1984-12-10 | 1986-06-25 | Nec Corp | 半導体装置の製造方法 |
-
1986
- 1986-11-26 JP JP28272386A patent/JPS63133646A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61137345A (ja) * | 1984-12-10 | 1986-06-25 | Nec Corp | 半導体装置の製造方法 |
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