JPS62293776A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS62293776A JPS62293776A JP61138558A JP13855886A JPS62293776A JP S62293776 A JPS62293776 A JP S62293776A JP 61138558 A JP61138558 A JP 61138558A JP 13855886 A JP13855886 A JP 13855886A JP S62293776 A JPS62293776 A JP S62293776A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
３、発明の詳細な説明
産業上の利用分野
本発明は高密度、高速化、高信頼性を備えた半導体集積
回路装置の製造方法に関するものである。
回路装置の製造方法に関するものである。
従来の技術
従来の半導体装置の製造方法では、プロセスフローの簡
略化を計るため、ソース／ドレイン領域を形成する工程
において、ゲート電極を形成した後、前記ゲート電極を
マスクとして不純物のイオン注入を行なうことにより、
セルファラインにてソース／ドレイン領域を形成してい
た。
略化を計るため、ソース／ドレイン領域を形成する工程
において、ゲート電極を形成した後、前記ゲート電極を
マスクとして不純物のイオン注入を行なうことにより、
セルファラインにてソース／ドレイン領域を形成してい
た。
以下にそのプロセスフローの一例としてｎ−ＭＯＳＬＤ
Ｄ （Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ ）
Ｆ Ｅ Ｔ （７）形成法を説明する〔例えば、Ｐａｕ
ｌ Ｊ、Ｔｓａｎｇ ｅｔ ａｌ 。
Ｄ （Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ ）
Ｆ Ｅ Ｔ （７）形成法を説明する〔例えば、Ｐａｕ
ｌ Ｊ、Ｔｓａｎｇ ｅｔ ａｌ 。
’Ｆａｂｒｉｃａｔｉｏｎ ｏｆ’ Ｈｉｇｈ−Ｐｅｒ
ｆｏｒｍａｎｃｅ ＬＤＤＦＥＴｓ’ ｗｉｔｈ ０
ｘｉｄａ Ｓｉｄｅｗａｌｌ−３ｐ２ＬｃｅｒＴｅｃｈ
ｎｏｌｏｇｙ’ 、 ＩＫＥＥ ＴＲＡＮＳＡＣＴＩＯ
ＮＳ ０ＮＫＩＪＣＴＲＯＮ ＤＥＶＩＣＥＳ（７イイ
イイ トランザクションズオンエレクトロン テハイシ
ズ）、ＶＯＬ。
ｆｏｒｍａｎｃｅ ＬＤＤＦＥＴｓ’ ｗｉｔｈ ０
ｘｉｄａ Ｓｉｄｅｗａｌｌ−３ｐ２ＬｃｅｒＴｅｃｈ
ｎｏｌｏｇｙ’ 、 ＩＫＥＥ ＴＲＡＮＳＡＣＴＩＯ
ＮＳ ０ＮＫＩＪＣＴＲＯＮ ＤＥＶＩＣＥＳ（７イイ
イイ トランザクションズオンエレクトロン テハイシ
ズ）、ＶＯＬ。
ＥＤ−２９，、餓４．ＡＰＲＩＬ １９Ｂ２）。
まず、Ｐ型半導体基板２１に素子分離工程てよる絶１縁
膜及びゲート酸化膜２の形成を行なった後、ポリシリコ
ン膜２３及び第１のＣＶＤ−３ｉｎ２膜２４を形成する
（第５図ａ）。ＣＶＤ−３ｉｎ２膜２４上にレジストで
ゲート電極のパターン出しを行なった後、反応性イオン
エツチング（ＲＩＥ）によりＣＶＤ−３ｉｎ２膜２４を
エツチングする。前記、ＣＶＤ−５ｉＯ□膜２４をマス
クとしてポリシリコン２３をＲＩＫによりエツチングを
行ないゲート電極を形成する（第５図ｂ）。
膜及びゲート酸化膜２の形成を行なった後、ポリシリコ
ン膜２３及び第１のＣＶＤ−３ｉｎ２膜２４を形成する
（第５図ａ）。ＣＶＤ−３ｉｎ２膜２４上にレジストで
ゲート電極のパターン出しを行なった後、反応性イオン
エツチング（ＲＩＥ）によりＣＶＤ−３ｉｎ２膜２４を
エツチングする。前記、ＣＶＤ−５ｉＯ□膜２４をマス
クとしてポリシリコン２３をＲＩＫによりエツチングを
行ないゲート電極を形成する（第５図ｂ）。
次に本来のソース／ドレイン領域の１６２−１σ３倍程
度の低濃度な領域（ここではｎ一層）を形成するため、
前記ゲート電極２３をマスクとして低濃度イオン注入〔
ここではリン〕２６を行なう（第６図Ｃ）。
度の低濃度な領域（ここではｎ一層）を形成するため、
前記ゲート電極２３をマスクとして低濃度イオン注入〔
ここではリン〕２６を行なう（第６図Ｃ）。
この後、第２のＣＶＤ−５ｉＯ□膜２６を形成し傷５図
ｄ）、前記ｃＶＤ−３ｉｎ２膜２６をＲＩＭによシ異方
性エツチングを行ない平坦部に形成された第２のＣｖＤ
−８ｉｏ２膜２６を除去する（第５図ｅＬこの工程によ
りゲート電極の周辺部にＣＶＤ−８ｉＯ□膜による側壁
が形成される。次に本来のソース／ドレイン領域（ｎ”
４）２７を形成するために、前記側壁を有するゲート電
極をマスクとじて高濃度イオン注入（ここではヒ素）を
行なう（第６図で）。この際、前記ＣＶＤ−３ｉｎ２膜
による側壁２６が半導体基板表面へのイオンの注入を阻
み、ソース／ドレイン領域（ｎ＋層）？７とチャネルの
間に前記ｎ一層５が残される。最後に熱処理を行ない第
５図ｇに示すようなｎ−１ｈＬＤＤ構造ＭＯ３ＦＥＴが
形成される。
ｄ）、前記ｃＶＤ−３ｉｎ２膜２６をＲＩＭによシ異方
性エツチングを行ない平坦部に形成された第２のＣｖＤ
−８ｉｏ２膜２６を除去する（第５図ｅＬこの工程によ
りゲート電極の周辺部にＣＶＤ−８ｉＯ□膜による側壁
が形成される。次に本来のソース／ドレイン領域（ｎ”
４）２７を形成するために、前記側壁を有するゲート電
極をマスクとじて高濃度イオン注入（ここではヒ素）を
行なう（第６図で）。この際、前記ＣＶＤ−３ｉｎ２膜
による側壁２６が半導体基板表面へのイオンの注入を阻
み、ソース／ドレイン領域（ｎ＋層）？７とチャネルの
間に前記ｎ一層５が残される。最後に熱処理を行ない第
５図ｇに示すようなｎ−１ｈＬＤＤ構造ＭＯ３ＦＥＴが
形成される。
以上のよって、ソース／ドレイン領域はゲート電極に対
してセルファラインにて対称形状に形成できるため、ト
ランジスタ特性もソース／ドレインの向きによらず対称
性を有する。
してセルファラインにて対称形状に形成できるため、ト
ランジスタ特性もソース／ドレインの向きによらず対称
性を有する。
発明が解決しようとする問題点
しかしながら、ソース／ドレイン領域を形成する工程で
は、イオン注入時における不純物のチャネリング効果を
避けるために半導体基板表面の垂直方向に対して一定の
傾斜角（一般に７°前後）をオフセットで設定してイオ
ン注入を行なう。このため、ゲート電極に対してドレイ
ン（またはソース）側からイオン注入を行なうと、反対
側のソース（またはドレイン）領域のゲート電極に隣接
する部分が陰となり、不純物が注入されず、ソース／ド
レインの向きによりトランジスタ特性に非対称性が生じ
てしまうという問題点を有していた。
は、イオン注入時における不純物のチャネリング効果を
避けるために半導体基板表面の垂直方向に対して一定の
傾斜角（一般に７°前後）をオフセットで設定してイオ
ン注入を行なう。このため、ゲート電極に対してドレイ
ン（またはソース）側からイオン注入を行なうと、反対
側のソース（またはドレイン）領域のゲート電極に隣接
する部分が陰となり、不純物が注入されず、ソース／ド
レインの向きによりトランジスタ特性に非対称性が生じ
てしまうという問題点を有していた。
本発明はかかる点に濫み、ソース／ドレイン領域を形成
する工程で対称形状に形成でき、トランジスタ特性もソ
ース／ドレインの向きによらず対称性を有する半導体装
置の製造方法を提供することを目的としている。
する工程で対称形状に形成でき、トランジスタ特性もソ
ース／ドレインの向きによらず対称性を有する半導体装
置の製造方法を提供することを目的としている。
問題点を解決するだめの手段
本発明は半導体基板に形成されたゲート電極をマスクと
して半導体基板表面に対して傾けて前記半導体基板の中
心を軸に回転させながら均等にイオン注入を行ない、ソ
ースおよびドレイン領域を形成する工程を含むことを特
徴とする半導体装置の製造方法。
して半導体基板表面に対して傾けて前記半導体基板の中
心を軸に回転させながら均等にイオン注入を行ない、ソ
ースおよびドレイン領域を形成する工程を含むことを特
徴とする半導体装置の製造方法。
作用
本発明は前記した構成により、従来の半導体装置のソー
スおよびドレイン領域に斜め方向から均等にイオン注入
が行なわれるため、ソース、ドレイン領域の不純物分布
がゲート電極に対して対称形状に形成でき、トランジス
タ特性もソース／ドレインの向きによらず対称性を有す
る半導体装置を製造することができ、半導体集積回路の
高密度化、高速化、高信願性化が可能である。
スおよびドレイン領域に斜め方向から均等にイオン注入
が行なわれるため、ソース、ドレイン領域の不純物分布
がゲート電極に対して対称形状に形成でき、トランジス
タ特性もソース／ドレインの向きによらず対称性を有す
る半導体装置を製造することができ、半導体集積回路の
高密度化、高速化、高信願性化が可能である。
実施例
第１図は本発明の第１の実施例における半導体装置の製
造方法のプロセスフローを示すものでｎ−ＭＯＳＦＥＴ
に関するものである。
造方法のプロセスフローを示すものでｎ−ＭＯＳＦＥＴ
に関するものである。
まず半導体基板表面（ここではＰ型Ｓｌ） １にゲー
ト絶縁膜２を形成した後、ポリシリコン膜３の形成を行
ない、レジストでパターン出しを行ないゲート電極を形
成する（第１図ａ）。
ト絶縁膜２を形成した後、ポリシリコン膜３の形成を行
ない、レジストでパターン出しを行ないゲート電極を形
成する（第１図ａ）。
次に前記ゲート電極３をマスクとしてイオン注入を行な
いソース領域４Ｓ、ドレイン領域４ｄ（ここでは不純物
としてヒ素を打込みｎ＋層を形成する）を形成する（第
１図ｂ）。ここでＡｓイオン注入角度は不純物のチャネ
リング効果を防止するために半導体基板表面に対して垂
直方向をイオン注入方向に対して７°頷けて打込む。こ
のとき、前記半導体基板の中心を軸に回転させながら打
込み所望の不純物イオン注入量を達成する（第１図Ｃ）
。
いソース領域４Ｓ、ドレイン領域４ｄ（ここでは不純物
としてヒ素を打込みｎ＋層を形成する）を形成する（第
１図ｂ）。ここでＡｓイオン注入角度は不純物のチャネ
リング効果を防止するために半導体基板表面に対して垂
直方向をイオン注入方向に対して７°頷けて打込む。こ
のとき、前記半導体基板の中心を軸に回転させながら打
込み所望の不純物イオン注入量を達成する（第１図Ｃ）
。
最後に熱処理を行ない第１図ｄに示すような、ゲート電
極に対して対称形状のソースおよびドレイン領域が形成
される。
極に対して対称形状のソースおよびドレイン領域が形成
される。
以上のように本実施例によれば、ソース／ドレイン領域
をゲート電極に対して対称形状に形成することにより、
トランジスタ特性もソース、ドレインの向きによらず対
称性を得ることができる。
をゲート電極に対して対称形状に形成することにより、
トランジスタ特性もソース、ドレインの向きによらず対
称性を得ることができる。
第２図は本発明の第２の実施例における半導体装置の製
造方法のプロセスフローを示すものでｎ−ＭＯＳ ＬＤ
Ｄ ＦＥＴに関するものである。同図において＆／−
，／Ｃは第１の実施例における第１図＆−−Ｃの構成と
同様なものであり、第１図の構成と異なるのは第１のソ
ース領域５Ｓおよびドレイン領域６ｄの形成工程で不純
物としてリンを用い打込みエネルギーを小さくシ、ドー
ズ量も低濃度（第１図の場合の１０−２〜１σ５倍程度
〕に抑えである。
造方法のプロセスフローを示すものでｎ−ＭＯＳ ＬＤ
Ｄ ＦＥＴに関するものである。同図において＆／−
，／Ｃは第１の実施例における第１図＆−−Ｃの構成と
同様なものであり、第１図の構成と異なるのは第１のソ
ース領域５Ｓおよびドレイン領域６ｄの形成工程で不純
物としてリンを用い打込みエネルギーを小さくシ、ドー
ズ量も低濃度（第１図の場合の１０−２〜１σ５倍程度
〕に抑えである。
この第２の実施例における第２図ｄ以下のプロセスフロ
ーを説明する。第１のソースおよびドレイン領域５Ｓお
よび５ｄを形成後（第２図Ｃ）、第１のゲート電極絶縁
膜側壁を形成するために、第１（７）ＣＶＤ−Ｓｉｎ□
膜６を形成−ｔ−ル（第２図ｄ）。
ーを説明する。第１のソースおよびドレイン領域５Ｓお
よび５ｄを形成後（第２図Ｃ）、第１のゲート電極絶縁
膜側壁を形成するために、第１（７）ＣＶＤ−Ｓｉｎ□
膜６を形成−ｔ−ル（第２図ｄ）。
反応性イオンエツチング（ＲＩＥ）により前記ＣＶＤ−
５ｉｎ２膜６を異方性エツチングし、平坦部に形成され
た前記Ｇ Ｖ Ｄ −５ｉｎ２膜６を除去する。
５ｉｎ２膜６を異方性エツチングし、平坦部に形成され
た前記Ｇ Ｖ Ｄ −５ｉｎ２膜６を除去する。
この工程によりゲート電極の周辺部の８１０２膜のみが
残りＣＶＤ−５ｉＯ□膜６の一部による絶縁膜側壁７が
形成される。次に本来のソースおよびドレイン領域（ｎ
層）４を形成するために、第１の実施例におけるソー
ス／ドレイン領域の形成（第１図ｂ）と同様の回転注入
工程を行なって第２のソース領域４Ｓ、ドレイン領域４
ｄを形成しく第２図ｅ）、ｎ−ＭＯＳ ＬＤＤ ＦＥＴ
を形成する（第２図、ｒ）、最後に熱処理を行ない第２
図ｇに示すようなゲート電極に対して対称形状のＬＤＤ
構造ソース／ドレイン領域が形成される。
残りＣＶＤ−５ｉＯ□膜６の一部による絶縁膜側壁７が
形成される。次に本来のソースおよびドレイン領域（ｎ
層）４を形成するために、第１の実施例におけるソー
ス／ドレイン領域の形成（第１図ｂ）と同様の回転注入
工程を行なって第２のソース領域４Ｓ、ドレイン領域４
ｄを形成しく第２図ｅ）、ｎ−ＭＯＳ ＬＤＤ ＦＥＴ
を形成する（第２図、ｒ）、最後に熱処理を行ない第２
図ｇに示すようなゲート電極に対して対称形状のＬＤＤ
構造ソース／ドレイン領域が形成される。
以上のように本実施例によれば、ＬＤＤ構造ソース／ド
レイン領域をゲート電極に対して対称形状に形成するこ
とによシ、トランジスタ特性もソース／ドレインの向き
によらず対称性を得ることができ、またＬＤＤ構造によ
り半導体装置の微細化に伴なうドレイン耐圧の低下も防
止でき高信頼性が得られる。
レイン領域をゲート電極に対して対称形状に形成するこ
とによシ、トランジスタ特性もソース／ドレインの向き
によらず対称性を得ることができ、またＬＤＤ構造によ
り半導体装置の微細化に伴なうドレイン耐圧の低下も防
止でき高信頼性が得られる。
第３図は本発明の第３の実施例における半導体装置の製
造方法のプロセスフローを示すもので最小オーバーラツ
プ構造ｎ−ＭＯ３ＦＥＴに関するものである。同図にお
いてゲート電極形成工程及び第１のソースおよびドレイ
ン形成工程は、第１の実施例における第１図の構成と同
様なものであり、第１図の構成と異なるのは、ゲートと
ソース間及びゲートとドレイン間のオーバーラツプを最
小限に抑えるだめの第１のゲート電極絶縁膜側壁７を形
成している点である（第３図す、ｃ）。前記第１のゲー
ト電極絶縁膜側壁７を形成する工程は、第２の実施例に
おける第１のゲート電極絶縁膜側壁子の形成工程（第２
図ｄ、ｅ）と同様である。最後に熱処理を行ない第３図
ｅに示すようなゲート電極に対して対称形状の最小オー
バーラツプ構造のソースおよびドレイン領域が形成され
る。
造方法のプロセスフローを示すもので最小オーバーラツ
プ構造ｎ−ＭＯ３ＦＥＴに関するものである。同図にお
いてゲート電極形成工程及び第１のソースおよびドレイ
ン形成工程は、第１の実施例における第１図の構成と同
様なものであり、第１図の構成と異なるのは、ゲートと
ソース間及びゲートとドレイン間のオーバーラツプを最
小限に抑えるだめの第１のゲート電極絶縁膜側壁７を形
成している点である（第３図す、ｃ）。前記第１のゲー
ト電極絶縁膜側壁７を形成する工程は、第２の実施例に
おける第１のゲート電極絶縁膜側壁子の形成工程（第２
図ｄ、ｅ）と同様である。最後に熱処理を行ない第３図
ｅに示すようなゲート電極に対して対称形状の最小オー
バーラツプ構造のソースおよびドレイン領域が形成され
る。
以上のように本実施例によれば、最小オーバーラツプ構
造ソース、ドレイン領域４ｓ 、 ４ｄをゲート電極３
に対して対称形状に形成することにより、トランジスタ
特性もソース／ドレインの向きによらず対称性を得るこ
とができ、またゲート／ソース及びゲート／ドレインの
オーバーラツプを最小限に抑えることによりゲート／拡
散層の重なり容量を減少することができ半導体集積回路
装置の高速化をはかることができる。
造ソース、ドレイン領域４ｓ 、 ４ｄをゲート電極３
に対して対称形状に形成することにより、トランジスタ
特性もソース／ドレインの向きによらず対称性を得るこ
とができ、またゲート／ソース及びゲート／ドレインの
オーバーラツプを最小限に抑えることによりゲート／拡
散層の重なり容量を減少することができ半導体集積回路
装置の高速化をはかることができる。
第４図は本発明の第４の実施例における半導体装置の製
造方法のプロセスフローを示すもので最小オーパーラ、
プ構造ｎ−ＭＯ３ＬＤＤ ＦＩＴに関するものである。
造方法のプロセスフローを示すもので最小オーパーラ、
プ構造ｎ−ＭＯ３ＬＤＤ ＦＩＴに関するものである。
同図においてａ Ｎｄは第３の実施例における第３図ａ
ｗｄと同様の方法で第１のす邊わちＬＤＤソースおよび
ドレイン領域ＳＳ。
ｗｄと同様の方法で第１のす邊わちＬＤＤソースおよび
ドレイン領域ＳＳ。
５ｄを形成する。第４図ｅ −、−ｈは第２の実施例に
おける第２図ｄ−ｆと同様の方法でＣＶ Ｄ −３ｉｎ
２膜１６を形成し、これをエツチングして膜１６よシな
る絶縁膜側壁１７をゲートミグのダニｊ壁に残し、ソー
スおよびドレイン領域４ｓおよび４ｄを形成する。最後
に熱処理を行い第４図主に示すようなゲート電極に対し
て対称形状の最小オーバーラツプ構造かつＬＤＤ構造の
ソースおよびドレイン領域が形成される。
おける第２図ｄ−ｆと同様の方法でＣＶ Ｄ −３ｉｎ
２膜１６を形成し、これをエツチングして膜１６よシな
る絶縁膜側壁１７をゲートミグのダニｊ壁に残し、ソー
スおよびドレイン領域４ｓおよび４ｄを形成する。最後
に熱処理を行い第４図主に示すようなゲート電極に対し
て対称形状の最小オーバーラツプ構造かつＬＤＤ構造の
ソースおよびドレイン領域が形成される。
以上のように本実施例によれば、最小オーバーラツプ構
造かつＬＤＤ構造ソースおよびドレイン領域をゲート電
極に対して対称形状に形成することにより、トランジス
タ特性もソースおよびドレインの向きによらず対称性を
得ることができ、またゲートとソース及びゲートとドレ
インのオーバーラツプを最小限に抑えることによりゲー
トと拡散層の重なり容量を減少することができ半導体集
積回路の高速化をはかることができる。さらにＬＤＤ構
造によシ半導体装置の微細化に伴なうドレイン耐圧の低
下も防止でき高信頼性が得られる。
造かつＬＤＤ構造ソースおよびドレイン領域をゲート電
極に対して対称形状に形成することにより、トランジス
タ特性もソースおよびドレインの向きによらず対称性を
得ることができ、またゲートとソース及びゲートとドレ
インのオーバーラツプを最小限に抑えることによりゲー
トと拡散層の重なり容量を減少することができ半導体集
積回路の高速化をはかることができる。さらにＬＤＤ構
造によシ半導体装置の微細化に伴なうドレイン耐圧の低
下も防止でき高信頼性が得られる。
発明の詳細
な説明したように本発明によれば、ゲート電極に対して
ソースおよびドレイン領域を対称形状に形成することが
でき、トランジスタ特性もソースおよびドレインの向き
によらず対称性を得ることができ、その実用的効果は大
きい。
ソースおよびドレイン領域を対称形状に形成することが
でき、トランジスタ特性もソースおよびドレインの向き
によらず対称性を得ることができ、その実用的効果は大
きい。
第１図は本発明における第１の実施例の半導体装置の製
造方法のプロセス工程図、第２図は本発明における第２
の実施例の半導体装置の製造方法のプロセス工程図、第
３図は本発明における第３の実施例の半導体装置の製造
方法のプロセス工程図、第４図は本発明における第４の
実施例の半導体装置の製造方法のプロセス工程図、第５
図は従来の製造方法のプロセス工程図である。 １・・・・・Ｐ形Ｓｉ基板、２・・・・・・ゲート絶縁
膜、３・・・・・・ゲート電極、４Ｓ、４ｄ・・・・・
・ソース、ドレイン領域、５ ｓ 、 ｓ ｄ・・・・
・・Ｌｌ）１１ソース、ドレイン領域、ｅ 、 １６−
−−−−−ＣＶＤ−８ｉｎ□膜、７．１７−・・・・・
絶縁性側壁。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 ３ ／ｌ′１３Ｓｉ 第２図 ３ホ“すＳ１ 第２図 ５ｓ 、５ｄ 広 ３Ｉ２１ 第４図 第４図 、５Ｓ ５ダ 第５図 第５図
造方法のプロセス工程図、第２図は本発明における第２
の実施例の半導体装置の製造方法のプロセス工程図、第
３図は本発明における第３の実施例の半導体装置の製造
方法のプロセス工程図、第４図は本発明における第４の
実施例の半導体装置の製造方法のプロセス工程図、第５
図は従来の製造方法のプロセス工程図である。 １・・・・・Ｐ形Ｓｉ基板、２・・・・・・ゲート絶縁
膜、３・・・・・・ゲート電極、４Ｓ、４ｄ・・・・・
・ソース、ドレイン領域、５ ｓ 、 ｓ ｄ・・・・
・・Ｌｌ）１１ソース、ドレイン領域、ｅ 、 １６−
−−−−−ＣＶＤ−８ｉｎ□膜、７．１７−・・・・・
絶縁性側壁。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 ３ ／ｌ′１３Ｓｉ 第２図 ３ホ“すＳ１ 第２図 ５ｓ 、５ｄ 広 ３Ｉ２１ 第４図 第４図 、５Ｓ ５ダ 第５図 第５図
Claims (2)
- （１）半導体基板表面のＭＯＳ形トランジスタ領域とな
る部分に形成されたゲート絶縁膜上にゲート電極を形成
する工程と、前記ゲート電極をマスクとして前記半導体
基板表面に対して傾けて前記半導体基板の中心を軸に回
転させながら均等にイオン注入を行ない、ソースおよび
ドレイン領域を形成する工程を含むことを特徴とする半
導体装置の製造方法。 - （２）ソースおよびドレイン領域の形成に際し、ゲート
電極のソースおよびドレイン方向の側面に絶縁膜側壁を
形成したのちイオン注入を行うことを特徴とする特許請
求の範囲第１項記載の半導体装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61138558A JPS62293776A (ja) | 1986-06-13 | 1986-06-13 | 半導体装置の製造方法 |
| US07/061,264 US4771012A (en) | 1986-06-13 | 1987-06-12 | Method of making symmetrically controlled implanted regions using rotational angle of the substrate |
| KR1019870005988A KR900007046B1 (ko) | 1986-06-13 | 1987-06-13 | 전계효과 트랜지스터 제조방법 |
| US08/004,652 USRE35036E (en) | 1986-06-13 | 1993-01-14 | Method of making symmetrically controlled implanted regions using rotational angle of the substrate |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61138558A JPS62293776A (ja) | 1986-06-13 | 1986-06-13 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62293776A true JPS62293776A (ja) | 1987-12-21 |
Family
ID=15224949
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61138558A Pending JPS62293776A (ja) | 1986-06-13 | 1986-06-13 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62293776A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01212471A (ja) * | 1988-02-19 | 1989-08-25 | Mitsubishi Electric Corp | Ｍｏｓ型トランジスタ及びその製造方法 |
| JPH02153538A (ja) * | 1988-12-05 | 1990-06-13 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JPH04211178A (ja) * | 1990-03-13 | 1992-08-03 | Toshiba Corp | 半導体装置の製造方法 |
| US5270226A (en) * | 1989-04-03 | 1993-12-14 | Matsushita Electric Industrial Co., Ltd. | Manufacturing method for LDDFETS using oblique ion implantion technique |
| US6472281B2 (en) | 1998-02-03 | 2002-10-29 | Matsushita Electronics Corporation | Method for fabricating semiconductor device using a CVD insulator film |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59121199A (ja) * | 1982-12-24 | 1984-07-13 | Hitachi Micro Comput Eng Ltd | イオン打込方法及び装置 |
-
1986
- 1986-06-13 JP JP61138558A patent/JPS62293776A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59121199A (ja) * | 1982-12-24 | 1984-07-13 | Hitachi Micro Comput Eng Ltd | イオン打込方法及び装置 |
Cited By (5)
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|---|---|---|---|---|
| JPH01212471A (ja) * | 1988-02-19 | 1989-08-25 | Mitsubishi Electric Corp | Ｍｏｓ型トランジスタ及びその製造方法 |
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| US6472281B2 (en) | 1998-02-03 | 2002-10-29 | Matsushita Electronics Corporation | Method for fabricating semiconductor device using a CVD insulator film |
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