JPS62264338A - Single chip microcomputer for evaluation - Google Patents
Single chip microcomputer for evaluationInfo
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- 238000011156 evaluation Methods 0.000 title claims abstract description 59
- 230000002401 inhibitory effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 4
- 230000007547 defect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 101150073133 Cpt1a gene Proteins 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は評価用シングルチップマイクロコンピュータに
関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a single-chip microcomputer for evaluation.
シングルチップマイクロコンピュータにおいては、ユー
ザーの要申の多様化によりCPU部のアーキテクチャ等
基未的なコンセプトを同一とし、チップ内にあるI10
装置が異なるような多種多様なマイクロコンピュータを
持つ製品体系が要求されるようになってきた。従って、
エミュレータ側にも多種多様なマイクロコンピュータを
持つ製品体系が要求されるようになってきている。In single-chip microcomputers, due to the diversification of user requirements, the fundamental concepts such as the architecture of the CPU section are the same, and the I10 inside the chip is
There is a growing demand for product systems that include a wide variety of microcomputers with different devices. Therefore,
Emulators are also required to have product systems that include a wide variety of microcomputers.
一般に、エミュレータは、評価対象とするプログラムを
評価対象とするシングルチップマイクロコンピュータと
等価な機能を持って実行し、このプログラムのあるポイ
ントにおいて内部情報(例えば内部レジスタの値)を参
照されることができる機能を持つ特殊なシングルチップ
マイクムコンピユータを有している。一般に、このよう
な特殊なシングルチップマイクロコンピュータはエバリ
ュエーションチゴ・ブ(評価用チップ)と呼ばれている
。この評価用チップは、−F記の多種多様なマイクロコ
ンピュータに対応するために、モード切替等の手段で多
種多様なマイクロコンピュータと等価な動作をすること
ができるような工夫がしである。このモード切替手段に
最も良く用いられる方法は、評価用チップとに特別にモ
ード切替用レジスタを設け、このレジスタに書き込れる
値により評価用チー2プの動作モードを切替える方法で
ある。このような方法によって評価用チップを適切なモ
ードに切替えることにより、初めてエミュレータは評価
対象とするプログラムに対して評価作業を行なうことが
できる。つまり、最初に設定するモード切替用のレジス
タの値が誤っていたならば、評価用チップは誤動作を起
し、エミュレータは評価作業を正常に行なうことができ
なくなるという性質を持っている。Generally, an emulator executes a program to be evaluated with functionality equivalent to that of a single-chip microcomputer to be evaluated, and internal information (for example, the value of an internal register) can be referenced at a certain point in the program. It has a special single-chip microcomputer with the following functions. Generally, such a special single-chip microcomputer is called an evaluation chip. This evaluation chip is designed so that it can operate equivalently to a wide variety of microcomputers by means of mode switching, etc., in order to be compatible with the wide variety of microcomputers listed in -F. The method most often used for this mode switching means is to provide a special mode switching register in the evaluation chip and to switch the operation mode of the evaluation chip based on the value written to this register. By switching the evaluation chip to an appropriate mode using such a method, the emulator can first perform evaluation work on the program to be evaluated. In other words, if the value of the register for mode switching initially set is incorrect, the evaluation chip will malfunction and the emulator will be unable to perform evaluation work normally.
対象マイクロコンピュータと同等の機能を持ち、さらに
特殊な機能を持つ評価用チップは、その動作状態により
次の2つに区別することができる。一方は、評価用チッ
プが評価対象とするプログラムを評価対象とするシング
ルチップマイクロコンピュータと等価な機能を持って実
行する状態である。他方は、評価作業をするためのプロ
ゲラl、を実行する状IEである。このプログラムは、
評価用チップの内部状yEを外部に出力したり、前述の
モード切替用レジスタを含む内部レジスタに値を設定す
るなどの機能を持ち、評価対象とするプログラムとは別
の空間に展開されている。ここで、評価用チップが前述
の二つの状態のどちらを取り得るかはエミュレータ内部
に存在する制御CPuによりコントロールされている。Evaluation chips that have functions equivalent to those of the target microcomputer and also have special functions can be classified into the following two types depending on their operating state. One is a state in which the evaluation chip executes the program to be evaluated with a function equivalent to that of the single-chip microcomputer to be evaluated. The other is a state IE that executes Progera l for evaluation work. This program is
It has functions such as outputting the internal state yE of the evaluation chip to the outside and setting values in internal registers including the mode switching register mentioned above, and is deployed in a space separate from the program to be evaluated. . Here, which of the above-mentioned two states the evaluation chip can take is controlled by the control CPU located inside the emulator.
評価用チップが評価対象とするプログラムを実行中、制
御−CPuからの特権割り込み要求を受は付けると、評
価対象プログラムの実行を一時中断し、前述の評価作業
をするためのプログラムを実行する。その後再び評価用
チップは中断していた評価対象とするプログラムの実行
を続け、エミュレータはこのようにして評価作業を綴り
返し行なっていく。When the evaluation chip receives a privileged interrupt request from the control CPU while executing the program to be evaluated, the evaluation chip temporarily suspends the execution of the program to be evaluated and executes the program for performing the above-mentioned evaluation work. Thereafter, the evaluation chip resumes execution of the program to be evaluated that had been interrupted, and the emulator repeats the evaluation work in this manner.
従来、評価用チップは前述のようにまず最初に内部にあ
るモード切替用レジスタに適切な値を設定した後に評価
対象とするプログラムを実行していた。この、モード切
替用レジスタに適切な値を設定する作業は、制御CPU
により評価用チップに対して特権割り込みを行ない、評
価用チップを評価作業をするためのプログラム実行状態
にし、モード切替用レジスタに適正値を設定する機能を
持ったプログラムを評価用チップが実行することにより
行なっていた。ところが、設定作業を終え評価対象とす
るプログラムを評価用チップが実行する場合、評価対象
とするプログラムの欠陥などにより評価用チップが暴走
し、前述のモード切替用レジスタの値を書き変えてしま
う場合があった。そのため、評価用チー、プの動作モー
ドが変ってしまい、エミュレータは評価作業を正常に続
行することができなくなり、評価用チップは新たに正し
い値をモード切替用レジスタに設定し直さなければなら
ない不都合があった。Conventionally, as described above, an evaluation chip first sets an appropriate value in an internal mode switching register and then executes a program to be evaluated. This task of setting an appropriate value in the mode switching register is performed by the control CPU.
The evaluation chip executes a program that has the function of issuing a privileged interrupt to the evaluation chip, putting the evaluation chip into a program execution state for evaluation work, and setting an appropriate value in the mode switching register. This was done by However, when the evaluation chip executes the program to be evaluated after completing the configuration work, the evaluation chip may run out of control due to a defect in the program to be evaluated, and the value of the mode switching register mentioned above may be rewritten. was there. As a result, the operating mode of the evaluation chip changes, making it impossible for the emulator to continue evaluation work normally, and the evaluation chip must re-set the correct value to the mode switching register. was there.
第2図は従来のモード切替用レジスタおよびその川辺回
路の構成例を、示す図である。D−タイプフリー7プフ
ロツプ1は、評価用チップのモード切替用設定値の値を
保持しておく、評価用チップ内部ヒにある特別なレジス
タである。このD−タイプフリップフロ、プlは、GK
端子への入力立上がりエツジでD端子へのデータバス2
上の入力信号をラッチし、Q端子から出力信号3として
出力する。オアゲート6はこのレジスタに割り当てられ
ているアドレスがアドレスバス上に出力された時にアク
ティブ(ロウレベル)になるデコーダ出力4とWR倍信
号アクティブレベルはロウ)5の論理和をとり、信号7
を出力する。この回路において評価用チップがこのレジ
スタにアクセスすると、デコーダ出力4がアクティブレ
ベルになり、WR信号5の後端の立ち上がりエツジでデ
ータバス2上にセットされてい゛るモード切替用レジス
タの設定値の値をラッチし、保持する。FIG. 2 is a diagram showing an example of the configuration of a conventional mode switching register and its riverside circuit. The D-type free 7 flop 1 is a special register located inside the evaluation chip that holds the mode switching setting value of the evaluation chip. This D-type flip-flop is GK
Data bus 2 to D terminal on input rising edge to terminal
The upper input signal is latched and output as output signal 3 from the Q terminal. The OR gate 6 takes the logical sum of the decoder output 4 which becomes active (low level) when the address assigned to this register is output on the address bus and the WR multiplied signal (active level is low) 5, and outputs the signal 7.
Output. When the evaluation chip accesses this register in this circuit, the decoder output 4 becomes active level, and the setting value of the mode switching register set on the data bus 2 is changed at the rising edge of the trailing end of the WR signal 5. Latch and hold the value.
〔発明が解決しようとする問題点〕
h+した従来の評価用シングルチップマイクロコンピュ
ータは、このモード切替用レジスタに値を設定する作業
が、評価対象とするプログラムを実行する状態において
も可能であったため、評価対象とするプログラムの欠陥
などにより評価用チップが暴走し、1誤ってモード切替
用レジスタに対して書き込み動作を行ない、そのレジス
タの内容を変えてしまい評価対象とするチップのモード
から変更されてしまう場合があるという欠点がある。[Problem to be solved by the invention] In the conventional single-chip microcomputer for evaluation that achieved h+, it was possible to set a value in this mode switching register even when the program to be evaluated was being executed. , the evaluation chip runs out of control due to a defect in the program to be evaluated, and 1. mistakenly performs a write operation to the mode switching register, changing the contents of that register and changing the mode from that of the chip to be evaluated. The disadvantage is that it may cause problems.
本発明の目的は、評価用チップが評価対象とするプログ
ラム実行状態においてはモード切替用レジスタに対して
書き込み動作を行なったとしてもレジスタ内容が書き変
えられることがない評価用シングルチップマイクロコン
ピュータを提供することである。An object of the present invention is to provide a single-chip microcomputer for evaluation in which the contents of the register are not rewritten even if a write operation is performed to the register for mode switching while the evaluation chip is in the execution state of the program to be evaluated. It is to be.
本発明の評価用シングルチップマイクロコンピュータは
、モード切替用レジスタに対するアクセスを、デバッグ
用に用いる特権割り込みサービスルーチン中にだけ許可
し、評価対象とするプログラム実行中には禁止する回路
を含むことを特徴とする。The single-chip microcomputer for evaluation of the present invention is characterized by including a circuit that permits access to the mode switching register only during a privileged interrupt service routine used for debugging, and prohibits access during execution of a program to be evaluated. shall be.
次に1本発明の実施例について図面を参照して説明する
。Next, an embodiment of the present invention will be described with reference to the drawings.
第1図は本発明の評価用シングルチップマイゲロコンピ
ュータの一実施例で、モード切替用レジスタおよび周辺
回路の構成図である。FIG. 1 shows an embodiment of a single-chip MyGero computer for evaluation of the present invention, and is a configuration diagram of a mode switching register and peripheral circuits.
本実施例は、第2図の従来例の回路において、オアゲー
ト6の出カフと評価用チップ動作状態出力信5−)8の
論理和をとり、D−タイプフリップフロップトリガ入力
信号lOとしてD−タイプフリップフロップ1のCK端
子に出力するオアゲート9を備えたものである。評価用
チップ動作状態出力信号8は、評価用チップが一般的に
持っている信−けで、評価用チップが現在、制御CPu
からの特権割り込み要求を受けつけて評価作業を行なう
ためのプログラム実行状態であるか、それとも評価対象
となるプログラム実行状態であるかを、制御CPUなど
他の外部システムに呈示するための評価用チップが出力
する信号である。木実施例においては、この信号8は、
前者の場合がロウレベル、後者の場合がハイレベルに対
応している。In this embodiment, in the conventional circuit shown in FIG. 2, the output of the OR gate 6 and the evaluation chip operating state output signal 5-) 8 are logically summed, and the D-type flip-flop trigger input signal lO is used as the D-type flip-flop trigger input signal lO. It is equipped with an OR gate 9 that outputs to the CK terminal of a type flip-flop 1. The evaluation chip operating state output signal 8 is a signal that the evaluation chip generally has.
An evaluation chip is used to indicate to other external systems, such as the control CPU, whether the program is in an execution state for receiving a privileged interrupt request from a computer and performing evaluation work, or is in a program execution state to be evaluated. This is the signal to be output. In the tree embodiment, this signal 8 is
The former case corresponds to a low level, and the latter case corresponds to a high level.
次に、木実施例の動作を説明する。Next, the operation of the tree embodiment will be explained.
評価用チップが評価対象とするプログラム実行中は評価
用チップ動作状態出力信号8が前述のようにハイレベル
となっているため、いかなる場合においてもオアゲート
9の出力10はノ\イレベルとなり、D−タイプフリッ
プフロップ1に対してトリガはかからない。評価用チッ
プが制御用CPt1からの特権割り込み要求を受けて評
価作業を行なうためのプログラム実行状態にある時は、
信号8はロウレベルであるのでモード切替用レジスタへ
の書き込み動作により従来通りレジスタ内容を設定する
ことができる。While the evaluation chip is executing the program to be evaluated, the evaluation chip operating state output signal 8 is at a high level as described above, so the output 10 of the OR gate 9 is at the noise level in any case, and D- No trigger is applied to type flip-flop 1. When the evaluation chip receives a privileged interrupt request from the control CPt1 and is in the program execution state for performing evaluation work,
Since the signal 8 is at a low level, the contents of the register can be set as before by writing to the mode switching register.
以北説明したように本発明は、評価用チップが1jf価
対象プログラム実行状態にある時は、モード切替用レジ
スタに対するアクセスを禁止することにより、評価対象
とするプログラムを実行中にプログラムの欠陥などによ
りモード切替用レジスタに対して書き込み動作を行なっ
たとしてもレジスタ内容が書き変らないため、評価対象
としているチ・ンブのモードが変更されなくなるという
効果がある。As explained above, the present invention prevents access to the mode switching register when the evaluation chip is in the 1jf evaluation target program execution state, thereby preventing program defects and the like while the evaluation target program is being executed. Therefore, even if a write operation is performed on the mode switching register, the contents of the register will not be changed, so there is an effect that the mode of the chip being evaluated will not be changed.
第1図は本発明の評価用シングルチップマイクロコンピ
ュータ−実施例で、モード切替用レジスタおよびその周
辺回路の構成図、第2図は従来例の構成図である。
1・・・・・・D−タイプフリップフロップ。
2・・・・・・データバス、
3・・・・・・D−タイプフリップフロップ1の出力信
号、
4・・・・・・アドレスバスのデコーダ出力、5・・・
・・・WR倍信号
6.9・・・オアゲート、
7・・・・・・オアゲート6の出力、
8・・・・・・評価用チップ動作状態出力信号、10・
・・・・・D−タイプフリップ70ツブ1のトリが入力
信号。FIG. 1 shows an example of a single-chip microcomputer for evaluation of the present invention, and is a block diagram of a mode switching register and its peripheral circuits, and FIG. 2 is a block diagram of a conventional example. 1...D-type flip-flop. 2...Data bus, 3...Output signal of D-type flip-flop 1, 4...Decoder output of address bus, 5...
...WR multiplication signal 6.9...OR gate, 7...Output of OR gate 6, 8...Evaluation chip operating state output signal, 10.
...D-type flip 70 knob 1 is the input signal.
Claims (1)
グラムを評価する機能を有するシングルチップマイクロ
コンピュータ用エミュレータに使用され、前記多品種の
シングルチップマイクロコンピュータ内の1品種を選択
するために、特殊なモード切替用レジスタを持つ評価用
シングルチップマイクロコンピュータにおいて、 前記モード切替レジスタに対するアクセスを、デバッグ
用に用いる特権割り込みサービスルーチン中にだけ許可
し、評価対象とするプログラム実行中には禁止する回路
を含むことを特徴とする評価用シングルチップマイクロ
コンピュータ。[Scope of Claims] Used in a single-chip microcomputer emulator having a function of evaluating programs for multiple types of single-chip microcomputers, and for selecting one type of single-chip microcomputers among the multiple types of single-chip microcomputers, In a single-chip microcomputer for evaluation having a special mode switching register, a circuit that permits access to the mode switching register only during a privileged interrupt service routine used for debugging and prohibits access during execution of a program to be evaluated. A single-chip microcomputer for evaluation comprising:
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61109811A JPH087706B2 (en) | 1986-05-13 | 1986-05-13 | Single chip microcomputer for evaluation |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61109811A JPH087706B2 (en) | 1986-05-13 | 1986-05-13 | Single chip microcomputer for evaluation |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS62264338A true JPS62264338A (en) | 1987-11-17 |
JPH087706B2 JPH087706B2 (en) | 1996-01-29 |
Family
ID=14519803
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61109811A Expired - Fee Related JPH087706B2 (en) | 1986-05-13 | 1986-05-13 | Single chip microcomputer for evaluation |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH087706B2 (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01161541A (en) * | 1987-12-18 | 1989-06-26 | Nec Corp | Single-chip microcomputer for evaluation |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS59195752A (en) * | 1983-04-22 | 1984-11-06 | Nec Corp | Integrated circuit |
-
1986
- 1986-05-13 JP JP61109811A patent/JPH087706B2/en not_active Expired - Fee Related
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS59195752A (en) * | 1983-04-22 | 1984-11-06 | Nec Corp | Integrated circuit |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01161541A (en) * | 1987-12-18 | 1989-06-26 | Nec Corp | Single-chip microcomputer for evaluation |
Also Published As
Publication number | Publication date |
---|---|
JPH087706B2 (en) | 1996-01-29 |
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