JPS62245467A - シンボリツク処理システムおよび方法 - Google Patents
シンボリツク処理システムおよび方法Info
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- JPS62245467A JPS62245467A JP62089646A JP8964687A JPS62245467A JP S62245467 A JPS62245467 A JP S62245467A JP 62089646 A JP62089646 A JP 62089646A JP 8964687 A JP8964687 A JP 8964687A JP S62245467 A JPS62245467 A JP S62245467A
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- 238000000034 method Methods 0.000 title description 3
- 238000006243 chemical reaction Methods 0.000 claims description 6
- 238000005192 partition Methods 0.000 claims 4
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
- G06F3/0601—Interfaces specially adapted for storage systems
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/382—Information transfer, e.g. on bus using universal interface adapter
- G06F13/387—Information transfer, e.g. on bus using universal interface adapter for adaptation of different data processing systems to different peripheral devices, e.g. protocol converters for incompatible systems, open system
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
-
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
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- G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
- G06F3/0671—In-line storage system
- G06F3/0673—Single storage device
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
「産業上の利用分野」
本発明は、シンボリック処理システムに関し、特にディ
スク制御器をシステムバスにインタフェースする方法お
よび装置に関する。
スク制御器をシステムバスにインタフェースする方法お
よび装置に関する。
「従来技術」
本発明に関連するシンボリック処理システムは、１９８
２年１２月１７日に出願された米国特許出願第４５０，
６００号に開示され、現在も審査継続中である。このシ
ステムは、ワードが３６とットバスのしバスと呼ばれる
バス上で主メモリおよびディスク制御器のようなＩ／Ｏ
装置間に移動するマイクロプログラム可能なプロセッサ
を含んでいる。主メモリは、Ｌバス上で受信された３６
ビットワードを記憶している。
２年１２月１７日に出願された米国特許出願第４５０，
６００号に開示され、現在も審査継続中である。このシ
ステムは、ワードが３６とットバスのしバスと呼ばれる
バス上で主メモリおよびディスク制御器のようなＩ／Ｏ
装置間に移動するマイクロプログラム可能なプロセッサ
を含んでいる。主メモリは、Ｌバス上で受信された３６
ビットワードを記憶している。
「発明が解決しようとする問題点」
この特許出願に記載されたシステムにおいては、バスと
主メモリとを好ましくインタフェースするために３６ビ
ットワードで操作されていた。しかし、多くの市販のデ
ィスク制御チップは、１６ビットワードで操作されてい
る。
主メモリとを好ましくインタフェースするために３６ビ
ットワードで操作されていた。しかし、多くの市販のデ
ィスク制御チップは、１６ビットワードで操作されてい
る。
１６ビットワードがバス上で主メモリに移動できるが、
これはデータの取り扱いに非常に不効率で、洗練された
コンピュータシステムに明らかに好ましくないものであ
る。
これはデータの取り扱いに非常に不効率で、洗練された
コンピュータシステムに明らかに好ましくないものであ
る。
「問題点を解決するための手段」
本発明の主な目的は、システムバス多くの主メモリを効
率的に使用しながら、標準の１６ビットデイスク制御器
を使用できるように、ディスク制御器からのワードを３
６ビットワードに変換できる方法および装置を提供する
ことである。
率的に使用しながら、標準の１６ビットデイスク制御器
を使用できるように、ディスク制御器からのワードを３
６ビットワードに変換できる方法および装置を提供する
ことである。
本発明のこれらの目的は、入出力装置のバッファメモリ
において最初１６ビットワードの組を３２ビットワード
に変換し、その後プロセッサにおいて３２ビットワード
を３６ビットに変換して、本発明に従って達成される。
において最初１６ビットワードの組を３２ビットワード
に変換し、その後プロセッサにおいて３２ビットワード
を３６ビットに変換して、本発明に従って達成される。
１実施例においては、プロセッサは、最初の３２ビット
ワードに第２の３２ビットワードからの４ビットを加え
、次に第２の残りの２８ビットワ−ドに第３の３２ビッ
トワードからの８ビットを加える作業を続行して、９個
の３２ビットワードが８個の３６ビットワードに変換し
て、メモリに記憶されている。
ワードに第２の３２ビットワードからの４ビットを加え
、次に第２の残りの２８ビットワ−ドに第３の３２ビッ
トワードからの８ビットを加える作業を続行して、９個
の３２ビットワードが８個の３６ビットワードに変換し
て、メモリに記憶されている。
本発明の第２の実施例においては、１個の３２ビットワ
ードを８個の４ビット区分に分解して、その後各区分を
８個の連続３２ビットワードに加えて、元の９個の３２
ビットワードから８個の３６ビットワードを得ている。
ードを８個の４ビット区分に分解して、その後各区分を
８個の連続３２ビットワードに加えて、元の９個の３２
ビットワードから８個の３６ビットワードを得ている。
これは、データワードで操作を形成するプロセッサのデ
ータバス回路で実施され、バレルシフターおよびマーシ
ャーを含んでいる。
ータバス回路で実施され、バレルシフターおよびマーシ
ャーを含んでいる。
「実施例」
本発明の特徴は、以下に添付図面を参照して詳述する。
第１図は、Ｉ／Ｏ制御器３０がプロセッサ／Ｏおよび３
６ビットのしバス４０を通って主メモリ２０と通信する
基本システムを示している。
６ビットのしバス４０を通って主メモリ２０と通信する
基本システムを示している。
第２図は、Ｉ／Ｏ制御器の特定の部分、即ち１６ビット
の装置で、直接バッファメモリ３２と通信するディスク
制御器３１を示している。バッファメモリ３２は、９個
の３２ビットワードを記憶し、ディスク制御器３１から
の１６ビットの組を受信して、Ｌバス４０への印加され
る３６ビットワードを形成するために無視される４ビッ
トがその後加えられる３２ビットワードを形成している
。
の装置で、直接バッファメモリ３２と通信するディスク
制御器３１を示している。バッファメモリ３２は、９個
の３２ビットワードを記憶し、ディスク制御器３１から
の１６ビットの組を受信して、Ｌバス４０への印加され
る３６ビットワードを形成するために無視される４ビッ
トがその後加えられる３２ビットワードを形成している
。
バッファメモリ３２およびプロセッサ／Ｏ間のデータの
マツピングは、第４図に示されている。
マツピングは、第４図に示されている。
第４図に示すように、１６ビットワード１および２は３
２ビットワードＡになり、次の１６ビットのワード３お
よび４が３２ビットワードＢ等に、最後の１６ビットワ
ード１７および１Ｂが３２ビットワードＩを形成する。
２ビットワードＡになり、次の１６ビットのワード３お
よび４が３２ビットワードＢ等に、最後の１６ビットワ
ード１７および１Ｂが３２ビットワードＩを形成する。
ワードＡ−１は、追加の４ビットを添えてＬバス４０に
印加され、プロセッサに／Ｏに送られる。
印加され、プロセッサに／Ｏに送られる。
プロセッサｌＯは９個の３２ビットワードを８個の３６
ビットワードに変換して、主メモリ２０に効率よく記憶
しなければならない。更に、プロセッサ／Ｏは、データ
をディスク制御器３１に戻す時に主メモリ２０の８個の
３６ビットワードを９個の３２ビットワードに変換しな
ければならない。
ビットワードに変換して、主メモリ２０に効率よく記憶
しなければならない。更に、プロセッサ／Ｏは、データ
をディスク制御器３１に戻す時に主メモリ２０の８個の
３６ビットワードを９個の３２ビットワードに変換しな
ければならない。
第３図において、この変換はレジスタ１１および１２で
実行される。レジスタ１１は４ビットレジスタを備えて
いる。これは、データバスにおけるバレルシフターおよ
びマーシャー１３および一時記憶１４と結合して使用さ
れて、８個の３６ビットワードを形成する。
実行される。レジスタ１１は４ビットレジスタを備えて
いる。これは、データバスにおけるバレルシフターおよ
びマーシャー１３および一時記憶１４と結合して使用さ
れて、８個の３６ビットワードを形成する。
８個の３６ビットワードを９個の３２ビットワードに変
換するためには、レジスタ１２がデータバスにおけるバ
レルシフターおよびマーシャー１３および一時記憶１４
と結合して使用される４ビットをワードのレジスタを備
えている。
換するためには、レジスタ１２がデータバスにおけるバ
レルシフターおよびマーシャー１３および一時記憶１４
と結合して使用される４ビットをワードのレジスタを備
えている。
第６図に示すマツプにおいては、第４図に示すようにバ
ッファメモリから受信したワードは、ワードＡがワード
Ｂ〜■に加えられて８個の３６ビットワードを形成する
８個の４ビット区分に分解されるように３６ビットに変
換される。３２ビットおよび３６ビット間の変換は、第
３図に示す同じ要素で実行される。
ッファメモリから受信したワードは、ワードＡがワード
Ｂ〜■に加えられて８個の３６ビットワードを形成する
８個の４ビット区分に分解されるように３６ビットに変
換される。３２ビットおよび３６ビット間の変換は、第
３図に示す同じ要素で実行される。
「発明の効果」
本発明によれば、標準のディスク制御器からの１６ビッ
ト長のワードを組にして３２ビットワードにした後、３
６ビット長のワードに変換して、３６ビット長の主メモ
リに記憶できる。従って安価な標準のディスク制御器を
使用でき、またシステムバス多くの主メモリを効率的に
使用できる利点が得られる。
ト長のワードを組にして３２ビットワードにした後、３
６ビット長のワードに変換して、３６ビット長の主メモ
リに記憶できる。従って安価な標準のディスク制御器を
使用でき、またシステムバス多くの主メモリを効率的に
使用できる利点が得られる。
第１図は本発明によるシンボリック処理システムのブロ
ック図、第２図は本発明によるＩ／Ｏ制御器のブロック
図、第３図は本発明による変換器の詳細ブロック図、第
４図は第３ｒ！Ａにおけるバッファメモリを出入りする
データのマツプ図、第５図はプロセッサから主メモリか
ら移動させられたデータワードのマツプ図、第６図はプ
ロセッサおよび主メモリ間に移動させられたデータワー
ドの別のマツプ図である。 ／Ｏ・・・プロセッサ、２０・・・メモリ、３０・・・
Ｉｌｏ、４０・・・Ｌパス。 出願人 シンポリツクス インコーホレーテッドＦＩＧ
、 ３
ック図、第２図は本発明によるＩ／Ｏ制御器のブロック
図、第３図は本発明による変換器の詳細ブロック図、第
４図は第３ｒ！Ａにおけるバッファメモリを出入りする
データのマツプ図、第５図はプロセッサから主メモリか
ら移動させられたデータワードのマツプ図、第６図はプ
ロセッサおよび主メモリ間に移動させられたデータワー
ドの別のマツプ図である。 ／Ｏ・・・プロセッサ、２０・・・メモリ、３０・・・
Ｉｌｏ、４０・・・Ｌパス。 出願人 シンポリツクス インコーホレーテッドＦＩＧ
、 ３
Claims (6)
- （１）ｎビット長のワードを記憶する主メモリと、ｍビ
ット長のワード、但しｍ＜ｎで操作されるＩ／Ｏ装置と
、これら主メモリおよびＩ／Ｏ装置間にバスを介して前
記ワードを移動させるマイクロプログラム可能なプロセ
ッサとを有するシンボリック処理システムにおいて、 前記プロセッサは、前記ｍビットワードを前記ｎビット
ワードに変換して、前記主メモリに記憶する変換手段を
備え、該変換手段が記憶されている現行のワードに次の
ワードのｎ−ｍビットの漸増倍数を定期的に加える手段
を備えたシンボリック処理システム。 - （２）前記Ｉ／Ｏ装置が１６ビット長のワードで操作さ
れ、前記主メモリが３６ビット長のワードで記憶される
と共に、 更に、１６ビットワードの各組を３２ビット長のワード
で記憶して、この３２ビットのワードに４ビットを追加
して前記プロセッサに移動させるインタフェースバッフ
ァメモリを備え、前記変換手段は、まず前記３２ビット
ワードを受信し、その後このワードに次の３２ビットワ
ードの４ビットを追加して３６ビットワードを形成し、
前記次のワードの残り２８ビットにその次の３６ビット
ワードの８ビットを加え、従って９個の３２ビットワー
ドが８個の３６ビットワードとして記憶されるまで、前
のワードの残りビットに後隣のワードの４ビットの倍数
のワードを繰返し加えるレジスタ手段を備えた特許請求
の範囲第１項記載のシステム。 - （３）ｎビット長のワードを記憶する主メモリと、ｍビ
ット長のワード、但しｍ＜ｎで操作されるＩ／Ｏ装置と
、これら主メモリおよびＩ／Ｏ装置間をバスを介して前
記ワードを移動させるマイクロプログラム可能なプロセ
ッサとを有するシンボリック処理システムにおいて、 前記プロセッサは、前記ｍビットワードを前記ｎビット
ワードに変換して、前記主メモリに記憶する変換手段を
備え、該変換手段が１個のｍビットワードを複数のｎ−
ｍビット区分に分解し、各区分を各記憶されているｍビ
ットワードに加える手段を備えたシンボリック処理シス
テム。 - （４）前記Ｉ／Ｏ装置が１６ビット長のワードで操作さ
れ、前記主メモリが３６ビット長のワードで記憶される
と共に、 更に、１６ビットワードの各組を３２ビット長のワード
で記憶して、この３２ビットのワードを４ビットを追加
して前記プロセッサに移動させるインタフェースバッフ
ァメモリを備え、前記変換手段は、まず前記３２ビット
ワードを受信して記憶し、この３２ビットワードを８個
の４ビット区分に分解する手段と、各４ビット区分を次
の８個の３２ビットワードの各々に追加し、従って９個
の３２ビットワードが８個の３６ビットワードとして記
憶される手段を備えた特許請求の範囲第３項記載のシス
テム。 - （５）ｎビット長のワードがバス上で主メモリおよびｍ
ビット、但しｍ＜ｎの入出力ワード長であるＩ／Ｏ装置
間のマイクロプログラム可能なプロセッサを通して移動
するシンボリック処理方法において、 前記Ｉ／Ｏ装置の前記ｍビットワードを前記主メモリに
記憶用のｎビットワードにプロセッサにおいて変換し、
記憶されている現行のワードに次のワードのｎ−ｍビッ
トの漸増倍数を定期的に加えるシンボリック処理方法。 - （６）ｎビット長のワードがバス上で主メモリおよびｍ
ビット、但しｍ＜ｎの入出力ワード長であるＩ／Ｏ装置
間のマイクロプログラム可能なプロセッサを通して移動
するシンボリック処理方法において、 前記Ｉ／Ｏ装置の前記ｍビットワードを前記主メモリの
記憶用のｎビットワードにプロセッサにおいて変換し、
１個のｍビットワードを複数のｎ−ｍビット区分に分解
し、各区分を各記憶されているｍビットワードに加える
シンボリック処理方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US85100586A | 1986-04-11 | 1986-04-11 | |
| US851005 | 1986-04-11 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62245467A true JPS62245467A (ja) | 1987-10-26 |
Family
ID=25309703
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62089646A Pending JPS62245467A (ja) | 1986-04-11 | 1987-04-11 | シンボリツク処理システムおよび方法 |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0240749A3 (ja) |
| JP (1) | JPS62245467A (ja) |
| AU (1) | AU7099987A (ja) |
| IL (1) | IL81763A0 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2234093B (en) * | 1989-06-21 | 1992-01-15 | Stratum Technology Limited | Data store connection |
| US5410677A (en) * | 1991-12-30 | 1995-04-25 | Apple Computer, Inc. | Apparatus for translating data formats starting at an arbitrary byte position |
| US5848297A (en) * | 1991-12-30 | 1998-12-08 | Apple Computer, Inc. | Control apparatus for maintaining order and accomplishing priority promotion in a computer interconnect |
| US5640599A (en) * | 1991-12-30 | 1997-06-17 | Apple Computer, Inc. | Interconnect system initiating data transfer over launch bus at source's clock speed and transfering data over data path at receiver's clock speed |
| US5887196A (en) * | 1991-12-30 | 1999-03-23 | Apple Computer, Inc. | System for receiving a control signal from a device for selecting its associated clock signal for controlling the transferring of information via a buffer |
| JPH05257851A (ja) * | 1991-12-30 | 1993-10-08 | Apple Computer Inc | データの転送の順序を制御させる装置 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3109162A (en) * | 1959-01-15 | 1963-10-29 | Ibm | Data boundary cross-over and/or advance data access system |
| US3742459A (en) * | 1971-11-26 | 1973-06-26 | Burroughs Corp | Data processing method and apparatus adapted to sequentially pack error correcting characters into memory locations |
| US4520439A (en) * | 1981-01-05 | 1985-05-28 | Sperry Corporation | Variable field partial write data merge |
-
1987
- 1987-03-04 IL IL81763A patent/IL81763A0/xx unknown
- 1987-03-07 EP EP87103306A patent/EP0240749A3/en not_active Withdrawn
- 1987-04-02 AU AU70999/87A patent/AU7099987A/en not_active Abandoned
- 1987-04-11 JP JP62089646A patent/JPS62245467A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| EP0240749A3 (en) | 1989-10-25 |
| AU7099987A (en) | 1987-10-15 |
| IL81763A0 (en) | 1987-10-20 |
| EP0240749A2 (en) | 1987-10-14 |
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