JPS62143469A - 薄膜トランジスタ - Google Patents
薄膜トランジスタInfo
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- JPS62143469A JPS62143469A JP60282801A JP28280185A JPS62143469A JP S62143469 A JPS62143469 A JP S62143469A JP 60282801 A JP60282801 A JP 60282801A JP 28280185 A JP28280185 A JP 28280185A JP S62143469 A JPS62143469 A JP S62143469A
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- film transistor
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Links
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- 239000010408 film Substances 0.000 claims description 53
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/136218—Shield electrodes
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は例えば液晶フラットディスプレイのスイッチン
グ素子に用いて好適な薄膜トランジスタに関するもので
ある。
グ素子に用いて好適な薄膜トランジスタに関するもので
ある。
近年、陰極線管（ＣＲＴ）に代る表示装置として、種々
のフラットディスプレイの開発がさかんに行われている
。その代表的なディスプレイの一つにドツトマトリクス
液晶ディスプレイがある。このドツトマトリクス液晶デ
ィスプレイの場合、表示できる情報量を増すため、ある
いは画像の精細度を増すためにドツト（画素）の数を増
すと、クロストークと呼ぶ現象が生じて画像のコントラ
ストが著しく悪化する。これを防止するためには、１つ
１つの画素に薄膜トランジスタ等の能動素子を付設した
、いわゆるアクティブマトリクス方式が有効である。
のフラットディスプレイの開発がさかんに行われている
。その代表的なディスプレイの一つにドツトマトリクス
液晶ディスプレイがある。このドツトマトリクス液晶デ
ィスプレイの場合、表示できる情報量を増すため、ある
いは画像の精細度を増すためにドツト（画素）の数を増
すと、クロストークと呼ぶ現象が生じて画像のコントラ
ストが著しく悪化する。これを防止するためには、１つ
１つの画素に薄膜トランジスタ等の能動素子を付設した
、いわゆるアクティブマトリクス方式が有効である。
なお、この種のディスプレイの構成は、例えば日経エレ
クトロニクス１９８４年９月１０日号Ｐ２１１に記載さ
れている。
クトロニクス１９８４年９月１０日号Ｐ２１１に記載さ
れている。
このよう々アクティブマトリクスディスプレイにおいて
は、各画素に、付設された薄膜トランジスタのスイッチ
機能を利用し、スイッチＯＮのとき画像情報を書き込み
、スイッチ０ＦＦｔ７）ときその情報を保持させるよう
にしたものである。
は、各画素に、付設された薄膜トランジスタのスイッチ
機能を利用し、スイッチＯＮのとき画像情報を書き込み
、スイッチ０ＦＦｔ７）ときその情報を保持させるよう
にしたものである。
ところで、この薄膜トランジスタにおいて、半導体膜と
して、ａ−８ｉのように光導電性の大きい半導体を用い
た場合は、半導体膜への光照射の有無によってソース、
ドレイン電極間の抵抗値が異る。アクティブマトリクス
の場合は、特にＯＦＦ抵抗の変化が問題となり、光が照
射されてＯＦＦ抵抗が低下すると、画素に書き込まれた
情報の保持が困難となる。
して、ａ−８ｉのように光導電性の大きい半導体を用い
た場合は、半導体膜への光照射の有無によってソース、
ドレイン電極間の抵抗値が異る。アクティブマトリクス
の場合は、特にＯＦＦ抵抗の変化が問題となり、光が照
射されてＯＦＦ抵抗が低下すると、画素に書き込まれた
情報の保持が困難となる。
本発明の目的はＯＦＦ抵抗の低下を確実に防止すること
ができる薄膜トランジスタを提供することにある。
ができる薄膜トランジスタを提供することにある。
本発明の他の目的は、ＯＦＦ抵抗を低下させることによ
って生じる浮遊容量の発生を防止した薄膜トランジスタ
を提供することにある。
って生じる浮遊容量の発生を防止した薄膜トランジスタ
を提供することにある。
本発明の一実施例によれば、遮光膜とゲート電極とを電
気的に接続し同電位とすることによシ、ＯＦＦ抵抗の低
下を確実に防止しかつ浮遊容量の発生を防止した薄膜ト
ランジスタが提供される。
気的に接続し同電位とすることによシ、ＯＦＦ抵抗の低
下を確実に防止しかつ浮遊容量の発生を防止した薄膜ト
ランジスタが提供される。
次に図面を用いて本発明の実施例を詳細に説明する。
第１図は薄膜トランジスタを示す図であり、同図Ａは平
面図、同図Ｂは同図ＡのＩＢ−ＩＢ断面図である。これ
らの図において、１はガラス板などからなる絶縁基板、
２はＣｒ、ＩＴＯ等の導電性材料で形成されたゲート電
極、３はＳ ％０＠ 、 Ｓ ｉＮｘ等からなる絶縁膜
、４け” Ｓｉ、ｐｏｌｙ ｓ、等からなる半導体
膜、５および６はＣ，、ＩＴＯ等の導電性材料で形成さ
れたソース電極およびドレイン電極である。
面図、同図Ｂは同図ＡのＩＢ−ＩＢ断面図である。これ
らの図において、１はガラス板などからなる絶縁基板、
２はＣｒ、ＩＴＯ等の導電性材料で形成されたゲート電
極、３はＳ ％０＠ 、 Ｓ ｉＮｘ等からなる絶縁膜
、４け” Ｓｉ、ｐｏｌｙ ｓ、等からなる半導体
膜、５および６はＣ，、ＩＴＯ等の導電性材料で形成さ
れたソース電極およびドレイン電極である。
このような薄膜トランジスタは、ゲート電極２とソース
電極５との間に加える電界の大きさを変化させることに
よって、ソース電極５とドレイン電極６との間の電気抵
抗を変化させることができる。すなわち、スイッチング
機能をもたせることができる。
電極５との間に加える電界の大きさを変化させることに
よって、ソース電極５とドレイン電極６との間の電気抵
抗を変化させることができる。すなわち、スイッチング
機能をもたせることができる。
しかしながら、このような薄膜トランジスタをアクティ
ブマトリックスディスプレイに用いると、半導体膜４に
光が照射されてソース、ドレイン間のＯＦＦ抵抗が低下
し、画素に書舞込まれた情報の保持が困難とガることか
ら、ゲート電極２．ソース電極５及びドレイン電極６を
遮光性材料を用いて形成すると、基板１側から入射する
光に対しては第２図に斜線部Ａで示す半導体が露光し、
その反対側から入射する光に対しては第３図に斜線部Ｂ
に示す半導体が露光されることになる。
ブマトリックスディスプレイに用いると、半導体膜４に
光が照射されてソース、ドレイン間のＯＦＦ抵抗が低下
し、画素に書舞込まれた情報の保持が困難とガることか
ら、ゲート電極２．ソース電極５及びドレイン電極６を
遮光性材料を用いて形成すると、基板１側から入射する
光に対しては第２図に斜線部Ａで示す半導体が露光し、
その反対側から入射する光に対しては第３図に斜線部Ｂ
に示す半導体が露光されることになる。
このような問題を解決する手段として第４図Ａ。
Ｂに示すような薄膜トランジスタが提案されている。す
なわち、同図に示すようにゲート電極２の下に絶縁膜Ｔ
を介して半導体膜４を完全に覆う下部遮光膜Ｂを形成し
、ソース電極５及びドレイ／電極６の上には絶縁膜９を
介して上部遮光膜１０を形成する。この場合、絶縁膜７
，９を介在させる理由は、遮光膜８，１０を絶縁性材料
で形成することが困難なためであざ。
なわち、同図に示すようにゲート電極２の下に絶縁膜Ｔ
を介して半導体膜４を完全に覆う下部遮光膜Ｂを形成し
、ソース電極５及びドレイ／電極６の上には絶縁膜９を
介して上部遮光膜１０を形成する。この場合、絶縁膜７
，９を介在させる理由は、遮光膜８，１０を絶縁性材料
で形成することが困難なためであざ。
このように構成される薄膜トランジスタは、基板１側及
びその反対側から入射する光に対して半導体膜４を遮光
でき、前述したＯＦＦ抵抗の低下を防止できる。
びその反対側から入射する光に対して半導体膜４を遮光
でき、前述したＯＦＦ抵抗の低下を防止できる。
しかしながら、このように構成される薄膜トランジスタ
では、ゲート電極２と下部遮光膜８との間およびソース
電極５及びドレイン電極６と上部遮光膜１０との間に浮
遊容量が発生し、スイッチング速度が低下するのみなら
ず、画素に誤った情報を書き込んだυ、ＯＦＦ時に情報
を保持できないといった問題が生じる。
では、ゲート電極２と下部遮光膜８との間およびソース
電極５及びドレイン電極６と上部遮光膜１０との間に浮
遊容量が発生し、スイッチング速度が低下するのみなら
ず、画素に誤った情報を書き込んだυ、ＯＦＦ時に情報
を保持できないといった問題が生じる。
ところで、アクティブマトリックスにおいては、薄膜ト
ランジスタは通常第５図Ａ、Ｂに示すような配置に形成
される。すなわち、データライン２′は横一列の薄膜ト
ランジスタのゲート電極２に共通となるように配線され
、信号ライン５′は縦一列の薄膜トランジスタのゲート
電極５に共通となるように配線される。ドレイン電極４
は各画素電極１１に個別に接続され、絶縁膜３はゲート
電極２゜ソース電極５の電極端子部２ａ、Ｓｍを除く全
面に形成される。また半導体膜４は島状に形成される。
ランジスタは通常第５図Ａ、Ｂに示すような配置に形成
される。すなわち、データライン２′は横一列の薄膜ト
ランジスタのゲート電極２に共通となるように配線され
、信号ライン５′は縦一列の薄膜トランジスタのゲート
電極５に共通となるように配線される。ドレイン電極４
は各画素電極１１に個別に接続され、絶縁膜３はゲート
電極２゜ソース電極５の電極端子部２ａ、Ｓｍを除く全
面に形成される。また半導体膜４は島状に形成される。
そして、ゲート電極端子部２ａに信号を入力し、横一列
の薄膜トランジスタがオン状態のときにソース電極５か
ら各画素１１に画像情報を書き込む機能を有してる。
の薄膜トランジスタがオン状態のときにソース電極５か
ら各画素１１に画像情報を書き込む機能を有してる。
このようなアクティブマトリックスに本発明による薄膜
トランジスタを適用する場合には、薄膜トランジスタは
第６図に示すように下部遮光膜８および上部遮光膜１０
がゲート１！極２のデータラインτ側をほぼ覆う形状の
大きさに形成され、第７図に示すようにデータライン２
′上の絶縁膜３゜７．９にスルーホール１２を設けてこ
のスルーホール１２内に例えばＮｉ ＋ＴＩ 、ＡＬ、
Ｃ１、Ｍｏ等の導電性金属１３が形成されて下部遮光膜
８とデータライン１と上部遮光膜１０とが導電性金Ｍ１
３により電気的に接続されている。
トランジスタを適用する場合には、薄膜トランジスタは
第６図に示すように下部遮光膜８および上部遮光膜１０
がゲート１！極２のデータラインτ側をほぼ覆う形状の
大きさに形成され、第７図に示すようにデータライン２
′上の絶縁膜３゜７．９にスルーホール１２を設けてこ
のスルーホール１２内に例えばＮｉ ＋ＴＩ 、ＡＬ、
Ｃ１、Ｍｏ等の導電性金属１３が形成されて下部遮光膜
８とデータライン１と上部遮光膜１０とが導電性金Ｍ１
３により電気的に接続されている。
このような構成によれば、下部遮光膜８および上部遮光
膜１０は常にゲート電極２．データライン２′と同電位
となるので、浮遊容量は全く発生しなくなる。また、こ
のような構成において、上部遮光膜１０はデータライン
２′に接続されて表面に露出する構成となるので、ノイ
ズ等の印加によりゲート電極２がオンされる恐れがある
が、このゲート電極２は図示しないが、電源ラインに接
続されているので、ノイズが印加されても容易に吸収さ
れる。さらにこのデータライン２′を電源ラインのアー
ス側として使用することができる。したがって、ゲート
電極２がオンされる心配は全くなくなる。また、下部遮
光膜８および上部遮光膜１０がゲート電極２のデータラ
イン２′側までカバーしているので、遮光性がさらに向
上できる。
膜１０は常にゲート電極２．データライン２′と同電位
となるので、浮遊容量は全く発生しなくなる。また、こ
のような構成において、上部遮光膜１０はデータライン
２′に接続されて表面に露出する構成となるので、ノイ
ズ等の印加によりゲート電極２がオンされる恐れがある
が、このゲート電極２は図示しないが、電源ラインに接
続されているので、ノイズが印加されても容易に吸収さ
れる。さらにこのデータライン２′を電源ラインのアー
ス側として使用することができる。したがって、ゲート
電極２がオンされる心配は全くなくなる。また、下部遮
光膜８および上部遮光膜１０がゲート電極２のデータラ
イン２′側までカバーしているので、遮光性がさらに向
上できる。
第８図は本発明による薄膜トランジスタをアクティブマ
トリックスに適用した池の実施例を示す平面図であり、
前述の図と同一部分は同一符号を付しである。同図にお
いて、第７図と異なる点は、データライン端子部２＆上
に絶縁膜が介在しないことを利用してデータライン２′
の上下部に下部遮光膜８および上部遮光膜１０を形成し
、絶縁膜３゜７．９のないデータライン端子部２ａでゲ
ートラインτと接続されている。
トリックスに適用した池の実施例を示す平面図であり、
前述の図と同一部分は同一符号を付しである。同図にお
いて、第７図と異なる点は、データライン端子部２＆上
に絶縁膜が介在しないことを利用してデータライン２′
の上下部に下部遮光膜８および上部遮光膜１０を形成し
、絶縁膜３゜７．９のないデータライン端子部２ａでゲ
ートラインτと接続されている。
このような構成においても、ゲート電極２は、データラ
イン端子部２＆において下部遮光膜８および上部遮光膜
１０と接続され、同電位となるので、浮遊容量が発生し
ないことになる。また、このような構成は、遮光膜のマ
スクパターンを変更するのみで、プロセスの変更が全く
ないので、極−めて容易にかつ簡単に製作することがで
きる。
イン端子部２＆において下部遮光膜８および上部遮光膜
１０と接続され、同電位となるので、浮遊容量が発生し
ないことになる。また、このような構成は、遮光膜のマ
スクパターンを変更するのみで、プロセスの変更が全く
ないので、極−めて容易にかつ簡単に製作することがで
きる。
なお、前述した実施例においては、ゲート電極２の上下
部分にそれぞれ上部遮光膜１０および下部遮光膜８を設
け、これら両速光膜１０，８をゲート電極２と同電位と
なるように接続した場合について説明したが、本発明は
これに限定されるものではなく、上部遮光膜１０あるい
は下部遮光膜８の一方をゲート電極２と同電位となるよ
うに接続しても同様の効果が得られることは言うまでも
ない。
部分にそれぞれ上部遮光膜１０および下部遮光膜８を設
け、これら両速光膜１０，８をゲート電極２と同電位と
なるように接続した場合について説明したが、本発明は
これに限定されるものではなく、上部遮光膜１０あるい
は下部遮光膜８の一方をゲート電極２と同電位となるよ
うに接続しても同様の効果が得られることは言うまでも
ない。
以上説明したように本発明によれば、遮光膜とゲート電
極とを電気的に接続することにより、半導体膜が完全に
遮光されるので、ＯＦＦ抵抗の低下を確実に防止するこ
とができる。また、遮光膜と各電極との間に浮遊容量の
発生が皆無となるので、アクティブマトリックスディス
プレイに適用することにより、ＯＦＦ時の情報を保持す
ることが可能となるとともに、画素への誤情報の書き込
みを防止できるなどの極めて優れた効果が得られる。
極とを電気的に接続することにより、半導体膜が完全に
遮光されるので、ＯＦＦ抵抗の低下を確実に防止するこ
とができる。また、遮光膜と各電極との間に浮遊容量の
発生が皆無となるので、アクティブマトリックスディス
プレイに適用することにより、ＯＦＦ時の情報を保持す
ることが可能となるとともに、画素への誤情報の書き込
みを防止できるなどの極めて優れた効果が得られる。
第１図Ａは薄膜トランジスタを示す平面図、第１図Ｂは
同図ＡのＩＢ−ＩＢＢ断面図第２図および第３図は半導
体膜が露光される状態を示す平面図、第４図Ａは遮光膜
を設けた薄膜トランジスタを示す平面図、第４図Ｂは同
図Ａの４Ｂ−４Ｂ断面図、第５図Ａは薄膜トランジスタ
をアクティブマトリックスに適用する場合を説明する平
面図、第５図Ｂは同図Ａの５ Ｂ−５Ｂ断面図、第６図
は本発明による薄膜トランジスタを説明するための平面
図、第７図Ａは本発明による薄膜トランジスタをアクテ
ィブマトリックスに適用した一実施例を示す平面図、第
７図Ｂは同図Ａの７ Ｂ−７Ｂ断面図、第８図は本発明
による薄膜、トランジスタをアクティブマ） ＩＪラッ
クス適用した他の実施例を示す平面図である。 １・・・・絶縁基板、２・・・・ゲート電極、τ・・・
φデータライン、２ａ・・・・端子部、３・・・・絶縁
膜、４・・・・半導体膜、５・・φ・ソース電極、６・
・φ・ドレイン電極、７・・・・絶縁膜、８・・・・下
部遮光膜、９・・・・絶縁膜、１０・・・・上部遮光膜
、１１・・・・画１ｔｍ、１２Φ・・・スルーホール、
１３＃・・・導電性金属。 代理人 弁理士 小 川 勝 男７パ （、 第１図Ａ 第１図Ｂ 第２図 第３図 第５図Ａ 第６図 第７図Ａ 第７図Ｂ
同図ＡのＩＢ−ＩＢＢ断面図第２図および第３図は半導
体膜が露光される状態を示す平面図、第４図Ａは遮光膜
を設けた薄膜トランジスタを示す平面図、第４図Ｂは同
図Ａの４Ｂ−４Ｂ断面図、第５図Ａは薄膜トランジスタ
をアクティブマトリックスに適用する場合を説明する平
面図、第５図Ｂは同図Ａの５ Ｂ−５Ｂ断面図、第６図
は本発明による薄膜トランジスタを説明するための平面
図、第７図Ａは本発明による薄膜トランジスタをアクテ
ィブマトリックスに適用した一実施例を示す平面図、第
７図Ｂは同図Ａの７ Ｂ−７Ｂ断面図、第８図は本発明
による薄膜、トランジスタをアクティブマ） ＩＪラッ
クス適用した他の実施例を示す平面図である。 １・・・・絶縁基板、２・・・・ゲート電極、τ・・・
φデータライン、２ａ・・・・端子部、３・・・・絶縁
膜、４・・・・半導体膜、５・・φ・ソース電極、６・
・φ・ドレイン電極、７・・・・絶縁膜、８・・・・下
部遮光膜、９・・・・絶縁膜、１０・・・・上部遮光膜
、１１・・・・画１ｔｍ、１２Φ・・・スルーホール、
１３＃・・・導電性金属。 代理人 弁理士 小 川 勝 男７パ （、 第１図Ａ 第１図Ｂ 第２図 第３図 第５図Ａ 第６図 第７図Ａ 第７図Ｂ
Claims (1)
- 絶縁基板上にゲート電極と半導体膜とゲート電極とドレ
イン電極と遮光膜とを積層形成してなる薄膜トランジス
タにおいて、前記遮光膜は導電性材料で形成されかつゲ
ート電極に接続されることを特徴とした薄膜トランジス
タ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60282801A JPS62143469A (ja) | 1985-12-18 | 1985-12-18 | 薄膜トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60282801A JPS62143469A (ja) | 1985-12-18 | 1985-12-18 | 薄膜トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62143469A true JPS62143469A (ja) | 1987-06-26 |
Family
ID=17657265
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60282801A Pending JPS62143469A (ja) | 1985-12-18 | 1985-12-18 | 薄膜トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62143469A (ja) |
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01177020A (ja) * | 1987-12-28 | 1989-07-13 | Sharp Corp | アクティブマトリックス表示装置 |
| JPH01277820A (ja) * | 1988-04-30 | 1989-11-08 | Sharp Corp | 薄膜トランジスタ |
| US4894690A (en) * | 1987-04-22 | 1990-01-16 | Alps Electric Co., Ltd. | Thin film transistor array incorporating a shorted circuit bypass technique |
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