JPS62131352A - アドレス変換制御方式 - Google Patents
アドレス変換制御方式Info
- Publication number
- JPS62131352A JPS62131352A JP60272676A JP27267685A JPS62131352A JP S62131352 A JPS62131352 A JP S62131352A JP 60272676 A JP60272676 A JP 60272676A JP 27267685 A JP27267685 A JP 27267685A JP S62131352 A JPS62131352 A JP S62131352A
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- Japan
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- storage protection
- storage
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- Storage Device Security (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔４既 要〕
仮想記憶方式の計算機システムにおける、アドレス変換
の制御方式である。論理アドレスと主記憶装置の実アド
レスとの等しい記憶領域を設けるシステムにおいて、該
領域の境界と該領域の記１ａ保護情報とを示す境界指定
レジスタを設け、アドレス変換に際して論理アドレスが
領域の中か外かを、境界指定レジスタの内容によって識
別し、実アドレスと等しい領域の場合には、アドレス変
換処理を省略して、論理アドレスの値をそのま＼実アド
レスとすることにより、上記ｔα装置アクセスを高速化
し、且つアクセス制御を可能とする。
の制御方式である。論理アドレスと主記憶装置の実アド
レスとの等しい記憶領域を設けるシステムにおいて、該
領域の境界と該領域の記１ａ保護情報とを示す境界指定
レジスタを設け、アドレス変換に際して論理アドレスが
領域の中か外かを、境界指定レジスタの内容によって識
別し、実アドレスと等しい領域の場合には、アドレス変
換処理を省略して、論理アドレスの値をそのま＼実アド
レスとすることにより、上記ｔα装置アクセスを高速化
し、且つアクセス制御を可能とする。
本発明は、仮想記憶方式の計算機システムにおける、ア
ドレス変換の制御方式に関する。
ドレス変換の制御方式に関する。
仮想記憶方式の計算機システムにおいて、オペレーティ
ングシステムの常駐領域等で、上記ｔａ装置上に動的に
領域をとる必要が無く、固定領域を＆ｌＩり当てる方が
制御上便利な場合があり、そのようにする場合に、論理
アドレスと主記憶装置の実アドレスを等しくするように
領域を割り当てる場合がある。
ングシステムの常駐領域等で、上記ｔａ装置上に動的に
領域をとる必要が無く、固定領域を＆ｌＩり当てる方が
制御上便利な場合があり、そのようにする場合に、論理
アドレスと主記憶装置の実アドレスを等しくするように
領域を割り当てる場合がある。
〔従来の技術と発明が解決しようとする問題点〕仮想記
憶方式の計算機システムでは、公知のように、仮想記憶
空間を例えば４キロバイトのページを単位として、所要
のページに主記憶装置の記憶領域を動的に割り当てる。
憶方式の計算機システムでは、公知のように、仮想記憶
空間を例えば４キロバイトのページを単位として、所要
のページに主記憶装置の記憶領域を動的に割り当てる。
処理装置で実行されるプログラムから発行される、仮想
記憶空間の論理アドレスによって、上記のように主記憶
装置に割り当てた記憶領域にアクセスするために、論理
アドレスから主記憶装置の実アドレスへの、いわゆるア
ドレス変換が必要になる。
記憶空間の論理アドレスによって、上記のように主記憶
装置に割り当てた記憶領域にアクセスするために、論理
アドレスから主記憶装置の実アドレスへの、いわゆるア
ドレス変換が必要になる。
このアドレス変換は公知のように、基本的には管理プロ
グラムによって主記憶装置上に作成されるアドレス変換
テーブルを使用して行われるが、アドレス変換処理を高
速化するために、アドレス変換バッファを使用するアド
レス変換機構が併用される。
グラムによって主記憶装置上に作成されるアドレス変換
テーブルを使用して行われるが、アドレス変換処理を高
速化するために、アドレス変換バッファを使用するアド
レス変換機構が併用される。
第２図は、処理装置の、そのようなアドレス変換機構の
一構成例を示すブロック図である。
一構成例を示すブロック図である。
アドレス変換バッファ１は、論理アドレスのページアド
レス部分である論理ページアドレス２の一部の部分アド
レス３によって選択される複数の項４からなる。
レス部分である論理ページアドレス２の一部の部分アド
レス３によって選択される複数の項４からなる。
項４の各々は、論理ページアドレスの一部を保持するフ
ィールド５と、主記憶袋はの実ページアドレスを保持す
るフィールド６と、そのページのアクセスを制御する記
憶保護情報のフィールド７からなる組を例えば２組保持
する。
ィールド５と、主記憶袋はの実ページアドレスを保持す
るフィールド６と、そのページのアクセスを制御する記
憶保護情報のフィールド７からなる組を例えば２組保持
する。
アドレス変換において、先ず部分アドレス３によってア
ドレス変換バッファｌの１項を読み出し、２組のフィー
ルド５と、論理ページアドレス２の部分アドレス３以外
の部分の部分アドレス８とを、比較器９．１０によって
比較し、一致が得られれば、ゲート１１又は１２を制御
して同じ組のフィールド６及びフィールド７の内容を出
力し、フィールド６の実アドレスを主記憶装置アクセス
に使用する。
ドレス変換バッファｌの１項を読み出し、２組のフィー
ルド５と、論理ページアドレス２の部分アドレス３以外
の部分の部分アドレス８とを、比較器９．１０によって
比較し、一致が得られれば、ゲート１１又は１２を制御
して同じ組のフィールド６及びフィールド７の内容を出
力し、フィールド６の実アドレスを主記憶装置アクセス
に使用する。
フィールド７の記憶保護情報は、いわゆるアクセス制御
に使用する例えば２ビツトの情報であり、別に所定のレ
ジスタに保持されている実行中のプログラムの資格レベ
ル（例えばスーパバイザとユーザの２レベル）との組合
わせによって、例えば下表のようなアクセスの制限に従
って、要求のアクセスを実行し又は抑止する。こ＼で、
Ｒは続出し許可、Ｗは書込み許可、−は続出し及び書込
みを共に許さない組合わせを示すものとする。
に使用する例えば２ビツトの情報であり、別に所定のレ
ジスタに保持されている実行中のプログラムの資格レベ
ル（例えばスーパバイザとユーザの２レベル）との組合
わせによって、例えば下表のようなアクセスの制限に従
って、要求のアクセスを実行し又は抑止する。こ＼で、
Ｒは続出し許可、Ｗは書込み許可、−は続出し及び書込
みを共に許さない組合わせを示すものとする。
表
アドレス変換バッファ１から読み出したフィールド５に
部分アドレス８と一敗するものが無い場合には、主記憶
装置上に保持するアドレス変換テーブルを使用するアド
レス変換処理が開始され、その結果前られる実ページア
ドレス及び記憶保護情報は公知のように、後のアクセス
のために、部分アドレス８と共にアドレス変換バッファ
１の所定の項に記憶される。
部分アドレス８と一敗するものが無い場合には、主記憶
装置上に保持するアドレス変換テーブルを使用するアド
レス変換処理が開始され、その結果前られる実ページア
ドレス及び記憶保護情報は公知のように、後のアクセス
のために、部分アドレス８と共にアドレス変換バッファ
１の所定の項に記憶される。
前記の通り、オペレーティングシステムのスーパバイザ
等の常駐プログラム、ハードウェア用の割当領域（入出
力制御機構の制御メモリ、ディスプレイ装置の画面情報
メモリ等）等は、主記憶装置の固定領域に割り当てられ
て、論理アドレスと実アドレスを同一の値にする場合が
ある。
等の常駐プログラム、ハードウェア用の割当領域（入出
力制御機構の制御メモリ、ディスプレイ装置の画面情報
メモリ等）等は、主記憶装置の固定領域に割り当てられ
て、論理アドレスと実アドレスを同一の値にする場合が
ある。
第３図はそのような固定領域を設けた、主記憶装置の記
＋！１領域割当の一例を示し、例えば実アドレスＯから
実アドレスｍ０までの下位固定領域２０が、例えばスー
パバイザの常駐領域とされ、実アドレスｍ０＋１からｍ
、までが、論理ページを動的に割り当てるための仮想記
ｔα領域２１とされ、実アドレスｍ１＋１以降の上位固
定ＦＪｆ域２２が、例えば前記のようなハードウェア用
領域とされる。
＋！１領域割当の一例を示し、例えば実アドレスＯから
実アドレスｍ０までの下位固定領域２０が、例えばスー
パバイザの常駐領域とされ、実アドレスｍ０＋１からｍ
、までが、論理ページを動的に割り当てるための仮想記
ｔα領域２１とされ、実アドレスｍ１＋１以降の上位固
定ＦＪｆ域２２が、例えば前記のようなハードウェア用
領域とされる。
そのような場合にも、前記のアドレス変換機構によって
、アドレス変換及び記１．ａ保護情１１の決定を行うの
で、同一値の間の変換によってアクセス時間を費やすこ
とによって、不必要にアクセス時間を長くし、又そのた
めにアドレス変換テーブル及びアドレス変換バッファを
設定する処理を必要とし、アドレス変換バッファの領域
を不必要に占有する等の問題があった。
、アドレス変換及び記１．ａ保護情１１の決定を行うの
で、同一値の間の変換によってアクセス時間を費やすこ
とによって、不必要にアクセス時間を長くし、又そのた
めにアドレス変換テーブル及びアドレス変換バッファを
設定する処理を必要とし、アドレス変換バッファの領域
を不必要に占有する等の問題があった。
第１図は、本発明の構成を示すブロック図である。
図はアドレス変換機構を示し、３０．３１は境界指定レ
ジスタ、３２．３３は比較器である。
ジスタ、３２．３３は比較器である。
境界指定レジスタ３０．３１はそれぞれアドレス部３４
．３５及び記憶保護情報部３６．３７を有し、アドレス
部３４及び記憶保護情報部３６には、下位固定領域の上
限実ページアドレスと記憶保護情報を設定し、アドレス
部３５及び記憶保護情報部３７には、仮想記憶領域の上
限実ページアドレスと上位固定領域の記４，１保護情報
を設定してお（。
．３５及び記憶保護情報部３６．３７を有し、アドレス
部３４及び記憶保護情報部３６には、下位固定領域の上
限実ページアドレスと記憶保護情報を設定し、アドレス
部３５及び記憶保護情報部３７には、仮想記憶領域の上
限実ページアドレスと上位固定領域の記４，１保護情報
を設定してお（。
アクセス要求アドレスを示す論理ページアｌレス２は、
従来のようにアドレス変換バッファｌによる変換制御と
並行して、比較器３２．３３により境界指定レジスタ３
０．３１の保持するアドレスと比較される。
従来のようにアドレス変換バッファｌによる変換制御と
並行して、比較器３２．３３により境界指定レジスタ３
０．３１の保持するアドレスと比較される。
比較器３２は論理ページアドレスが、アドレス部３４の
上限実ページアドレス以下のとき出力をオンにし、比較
器３３は論理ページアドレスが、アドレス部３５の上限
実ページアドレスを越えているとき出力をオンにする。
上限実ページアドレス以下のとき出力をオンにし、比較
器３３は論理ページアドレスが、アドレス部３５の上限
実ページアドレスを越えているとき出力をオンにする。
比較器３２又は３３の何れかの出力がオンになると、ア
ドレス変換結果の実アドレスとして、論理ページアドレ
ス２をそのま＼出力し、又オン出力した比較２Ｓ３２又
は３３と対応する記ｔＱ保護情報部３６又’ｔｒＬ３７
の内容を記ｊｌ）保護情報出力とする。
ドレス変換結果の実アドレスとして、論理ページアドレ
ス２をそのま＼出力し、又オン出力した比較２Ｓ３２又
は３３と対応する記ｔＱ保護情報部３６又’ｔｒＬ３７
の内容を記ｊｌ）保護情報出力とする。
このときアドレス変換バッファ１には、該当する変換ア
ドレスが保持されていないので、実アドレス等の出力は
無い。
ドレスが保持されていないので、実アドレス等の出力は
無い。
以上の構成により、論理アドレスと実アドレスを一致さ
せた領域へのアクセスにおけるアドレスは、レジスタに
保持するアドレスの比較のみで決定するので、アドレス
変換が高速になり、又アドレス変換バッファ１の領域を
使用する必要もなくなり、従来の問題点が解決される。
せた領域へのアクセスにおけるアドレスは、レジスタに
保持するアドレスの比較のみで決定するので、アドレス
変換が高速になり、又アドレス変換バッファ１の領域を
使用する必要もなくなり、従来の問題点が解決される。
第１図において、アドレス変換バッファ１を使用するア
ドレス変換動作は、前記従来の場合と同様とする。
ドレス変換動作は、前記従来の場合と同様とする。
以下の説明においては、主記憶装置の記憶領域が第３図
のように分Ｖ＋されているものとする。
のように分Ｖ＋されているものとする。
境界指定レジスタ３０．３１には、それぞれアドレス部
３４．３５と記憶保護情報部３６．３７を設ける。
３４．３５と記憶保護情報部３６．３７を設ける。
境界指定レジスタ３０のアドレス部３４及び記憶保護情
報部３６には、下位固定領域２０の上限実ページアドレ
スｍ０と記憶保護情報を設定して、下位固定領域２０へ
のアクセスを制御する情報とする。
報部３６には、下位固定領域２０の上限実ページアドレ
スｍ０と記憶保護情報を設定して、下位固定領域２０へ
のアクセスを制御する情報とする。
境界指定レジスタ３１のアドレス部３５及び記憶保護情
報部３７には、仮想記憶領域２１の上限実ページアドレ
スｍ、と上位固定領域２２の記憶保護情ｔしを設定して
、上位固定領域２２へのアクセスを制ｊコ■する情報と
する。
報部３７には、仮想記憶領域２１の上限実ページアドレ
スｍ、と上位固定領域２２の記憶保護情ｔしを設定して
、上位固定領域２２へのアクセスを制ｊコ■する情報と
する。
アクセス要求アドレスを示す論理ページアドレス２につ
いて、従来のようにアドレス変換バッファ１による変換
制御が開始され、それと並行して、比較器３２．３３に
より境界指定レジスタ３０．３１の保持するアドレスと
の比較が行われる。
いて、従来のようにアドレス変換バッファ１による変換
制御が開始され、それと並行して、比較器３２．３３に
より境界指定レジスタ３０．３１の保持するアドレスと
の比較が行われる。
比較器３２は論理ページアドレス２が、アドレス部３４
の上限実ページアドレスｍ０以下（即ち下位固定領域２
０内の論理アドレス）のとき出力をオンにし、比較器３
３は論理ページアドレスが、アドレス部３５の上限実ペ
ージアドレスを越えている値（即ち上位固定領域２２内
の論理アドレス）のとき出力をオンにする。
の上限実ページアドレスｍ０以下（即ち下位固定領域２
０内の論理アドレス）のとき出力をオンにし、比較器３
３は論理ページアドレスが、アドレス部３５の上限実ペ
ージアドレスを越えている値（即ち上位固定領域２２内
の論理アドレス）のとき出力をオンにする。
比較器３２又は３３の何れかの出力がオンになるとゲー
ト３８を制御して論理ページアドレス２を１１ｒｌ過し
、アドレス変換結果の実アドレスとして、論理ページア
ドレス２をそのま＼出力する。
ト３８を制御して論理ページアドレス２を１１ｒｌ過し
、アドレス変換結果の実アドレスとして、論理ページア
ドレス２をそのま＼出力する。
又、ゲート３９又は４０により、オン出力した比較器３
２又は３３と対応する記憶保護情叩部３６又は３７の内
容を記憶保護すＬｔｌとして出力する。
２又は３３と対応する記憶保護情叩部３６又は３７の内
容を記憶保護すＬｔｌとして出力する。
このときアドレス変換バッファ１には、該当する変換ア
ドレスが保持されていないので、実アドレス等の出力は
無い。
ドレスが保持されていないので、実アドレス等の出力は
無い。
論理ページアドレス２が仮想記憶領域２１内のアドレス
であれば、ゲート３８．３９．４０は当然開かれず、そ
の場合には前記従来と同様に、アドレス変換バッファ１
によってアドレス変換が行われて、実アドレス及び記憶
保護情報が出力されるか、又は、アドレス変換バッファ
に該当アドレスが保持されて無い場合には、アドレス変
換テーブルを使用する変換処理が実行される。
であれば、ゲート３８．３９．４０は当然開かれず、そ
の場合には前記従来と同様に、アドレス変換バッファ１
によってアドレス変換が行われて、実アドレス及び記憶
保護情報が出力されるか、又は、アドレス変換バッファ
に該当アドレスが保持されて無い場合には、アドレス変
換テーブルを使用する変換処理が実行される。
以上２固定領域があるものとしたが、下位又はＦ位固定
領域の一方のみを必要とするシステムでは、境界指定レ
ジスタ３０又は３１のみを設ける。
領域の一方のみを必要とするシステムでは、境界指定レ
ジスタ３０又は３１のみを設ける。
以上の説明から明らかなように、本発明によれば、仮想
記憶方式の計算機システムで、論理アドレスと主記憶装
置の実アドレスの等しい記４倉領域を設けるシステムに
おいて、アドレス変換の高速化及びアドレス変換バッフ
ァの利用効率向上が得られるので、システムの性能を向
上するという著しい工業的効果がある。
記憶方式の計算機システムで、論理アドレスと主記憶装
置の実アドレスの等しい記４倉領域を設けるシステムに
おいて、アドレス変換の高速化及びアドレス変換バッフ
ァの利用効率向上が得られるので、システムの性能を向
上するという著しい工業的効果がある。
第１図は本発明の実施例構成ブロック図、第２図は従来
の一構成例プロック図、 第３図は記ｊｆ７領域分？Ｊの説明図 である。 図において、 １はアドレス変換バッファ、 ２は論理ページアドレス、 ４は項、 ５〜７はフィールド、 ９．１０．３２．３３は比較器、 １１．１２．３８．３９．４０はゲート、２０は下位固
定領域、 ２１は仮想記憶領域、 ２２は上位固定領域、 ３０．３１は境界指定レジスタ、 ３４．３５はアドレス部、 ３６．３７は記憶保護情報部 を示す。
の一構成例プロック図、 第３図は記ｊｆ７領域分？Ｊの説明図 である。 図において、 １はアドレス変換バッファ、 ２は論理ページアドレス、 ４は項、 ５〜７はフィールド、 ９．１０．３２．３３は比較器、 １１．１２．３８．３９．４０はゲート、２０は下位固
定領域、 ２１は仮想記憶領域、 ２２は上位固定領域、 ３０．３１は境界指定レジスタ、 ３４．３５はアドレス部、 ３６．３７は記憶保護情報部 を示す。
Claims (1)
- 【特許請求の範囲】 仮想記憶空間の論理アドレスを主記憶装置の実アドレス
に変換し、且つ記憶保護のためのアクセス制御情報を保
持するアドレス変換機構（１）を有する、計算機システ
ムの処理装置において、アドレス（３４、３５）及び記
憶保護情報（３６、３７）を保持する境界指定レジスタ
（３０、３１）を設け、該境界指定レジスタによって識
別されるアドレス範囲内の論理アドレスのみについて、
上記アドレス変換機構（１）によるアドレス変換及びア
クセス制御を実行し、 該アドレス範囲外の論理アドレスの場合には、該論理ア
ドレスの値を実アドレスとし、該境界指定レジスタの保
持する記憶保護情報（３６、３７）によってアクセス制
御を行うように構成されていることを特徴とするアドレ
ス変換制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60272676A JPS62131352A (ja) | 1985-12-04 | 1985-12-04 | アドレス変換制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60272676A JPS62131352A (ja) | 1985-12-04 | 1985-12-04 | アドレス変換制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62131352A true JPS62131352A (ja) | 1987-06-13 |
Family
ID=17517236
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60272676A Pending JPS62131352A (ja) | 1985-12-04 | 1985-12-04 | アドレス変換制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62131352A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009527861A (ja) * | 2006-02-23 | 2009-07-30 | フリースケール セミコンダクター インコーポレイテッド | アドレス変換バイパスを有するデータ処理システム及びその方法 |
| JP2015060499A (ja) * | 2013-09-20 | 2015-03-30 | 富士通株式会社 | 演算処理装置、情報処理装置、情報処理装置の制御方法および情報処理装置の制御プログラム |
| US9143328B2 (en) | 2008-05-16 | 2015-09-22 | Hewlett-Packard Development Company, L.P. | System and method for providing a system management command |
-
1985
- 1985-12-04 JP JP60272676A patent/JPS62131352A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009527861A (ja) * | 2006-02-23 | 2009-07-30 | フリースケール セミコンダクター インコーポレイテッド | アドレス変換バイパスを有するデータ処理システム及びその方法 |
| US9143328B2 (en) | 2008-05-16 | 2015-09-22 | Hewlett-Packard Development Company, L.P. | System and method for providing a system management command |
| JP2015060499A (ja) * | 2013-09-20 | 2015-03-30 | 富士通株式会社 | 演算処理装置、情報処理装置、情報処理装置の制御方法および情報処理装置の制御プログラム |
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