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JPS6213758B2 - - Google Patents

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Publication number
JPS6213758B2
JPS6213758B2 JP56001684A JP168481A JPS6213758B2 JP S6213758 B2 JPS6213758 B2 JP S6213758B2 JP 56001684 A JP56001684 A JP 56001684A JP 168481 A JP168481 A JP 168481A JP S6213758 B2 JPS6213758 B2 JP S6213758B2
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JP
Japan
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column
input
row
output
signal
Prior art date
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Expired
Application number
JP56001684A
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English (en)
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JPS57117168A (en
Inventor
Hiroshi Watanabe
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
Nippon Electric Co Ltd
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Publication date
Application filed by Nippon Electric Co Ltd filed Critical Nippon Electric Co Ltd
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Priority to US06/336,986 priority patent/US4422160A/en
Priority to DE8282100030T priority patent/DE3278377D1/de
Priority to EP82100030A priority patent/EP0056240B1/en
Publication of JPS57117168A publication Critical patent/JPS57117168A/ja
Publication of JPS6213758B2 publication Critical patent/JPS6213758B2/ja
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    • G—PHYSICS
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    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
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    • G11C11/4085—Word line control circuits, e.g. word line drivers, - boosters, - pull-up, - pull-down, - precharge
    • G—PHYSICS
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    • G11C—STATIC STORES
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    • G11C8/04—Arrangements for selecting an address in a digital store using a sequential addressing device, e.g. shift register, counter

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  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)
  • Static Random-Access Memory (AREA)

Description

【発明の詳細な説明】 本発明は半導体集積回路であつて列アドレスス
トローブ（ROW−ADDRESS StroB以下RASと
略す）と行アドレスストローブ（Colum address
strob以下CASと略す）の２本のクロツク信号に
よりアクセスをコントロールされるメモリ回路に
関するものである。
半導体メモリでは記憶セルをＮ行Ｍ列のマトリ
ツクスに並らべ幾組かのアドレスでＮ行の内１行
を選択し残りのアドレスでＭ個の列の内の１列を
選択し各々選ばれた行と列の交点に相当するビツ
トのみに読み出し書込みが実行される。しかしメ
モリ容量が増大化するに従つて入力すべきアドレ
ス数が多くなつていく。例えば64Kワード×１ビ
ツトメモリでは16本のアドレスを必要とするため
入力端子数が多くなり、従つて素子の容器が大き
くなり実際に使用する際の実装密度を低下させる
ことになる。この不利益を避けるため近年、
RAS、CASと呼ばれる２信号で、１本のアドレ
ス線を行アドレスと列アドレスの２回の入力に使
用するアドレスマルチプレクスモードのメモリが
開発されて端子数を大幅に減少させることに成功
している。このようなメモリーはRASを活性化
することで行アドレスを取り込みメモリマトリツ
クの１行を選択しCASに同期して列アドレスを
取り込みメモリマトリツクスの列を選択しランダ
ムアクセスを実行するのである。このメモリでは
ページモードと呼ばれている動作が可能である。
これは一度ランダムアクセスを実行しRASが活
性化状態にあるならば選択された行にある記憶内
容は読み出し状態にあることを利用して再度
CASのみを付勢して列アドレスを取り込みその
時選ばれている行から読み出すモードである。こ
のページモードを実現させるため従来のメモリの
ブロツク図を第１図に示し、いかにしてこのよう
な動作が可能にしてあるかを説明する。
なお以下の説明では全てRAS、CAS、を入力
クロツク信号を持つＮ−チヤンネルMOSダイナ
ミツクメモリを例に取るがＰチヤンネルであつて
もあるいはスタライクメモリであつてもRAS、
CASの如き２つの入力信号を必要とする記憶回
路に応用可能である。
第１図にメモリマトリツクス１０１はＮ行Ｍ列
の構成を有する。端子１０２はRAS入力用であ
りこのメモリの主信号である。端子１０３は
CAS入力用である。端子１０４は書込信号入力
端子であり、１０５，１０６は各々データ入力出
力端子である。又端子群１０７はアドレス入力端
子である。RAS、CASは共に“１”レベルが非
活性化状態“０”レベルが活性化状態であるとす
る。インバーター１０８はRAS１０２を逆相の
信号でありかつ内部のMOSレベルの活性化信号
１０９を発生する。行内部信号発生回路１１０は
この活性化信号１０９により活性化されメモリの
アクセスに必要な内部信号の一部を発生する。例
えば、行アドレス入力回路１１１を活性化しアド
レス入力１０７の正補信号を発生させ行デコーダ
ー１１２のＮ個の行の内１行を選択しかつその行
のメモリセル情報を読み出し増幅する。これら一
連の動作に必要な信号が行内部信号発生回路１１
０によつて作られる。一方列側の選択は、行活性
化内部信号１０９より遅延反転回路１１４によつ
て作られるCAS同期信号１１５とCAS入力１０
３のNOR回路１１３により発生するCAS内部活
性化信号１１６とにより、列内部信号発生回路１
１７より実行される。ここでCAS同期信号はセ
ルの読み出しが完了しない内に列内部信号発生回
路１１７が活性化され無関係な情報が出力される
ことを防ぐためのものであり行内部信号発生回路
の信号の一部を利用することが可能である。
CAS内部活性化信号１１６と列内部信号発生回
路１１７により列アドレスバツフア１１８がアド
レス入力１０９を列アドレスとして読み出しその
正補信号を列デコーダー１１９に与えＭ列の内の
１列を選択し入力出力回路１２０とメモリセルと
を接続しランダムアクセスを実行する。ページモ
ード動作はRASが“０”レベルでマクテイブ状
態ならばCAS同期信号１１５は“０”レベルで
あるためCASが“１”レベル即ち非活性化にな
ることにより列内部信号発生回路１１７は非活性
状態になり列アドレスバツフア１１８、列デコー
ダ１１９、入出力回路１２０等を非活性状態にす
る信号を発生しこれらをプリチヤージする。その
後再びCASが“０”レベルとなれば再び入力ア
ドレス１０９を列入力アドレスとして列アドレス
バツフア１１８に取り込み列デコーダー１１９に
より再び行アドレスで選らばれたＭ個のビツトの
任意のビツトを選択しアクセスすることが可能と
なる。
しかしこのようなページモードの機能は従来実
際にシステムであまり活用されていない。これは
ページモードのサイクルタイムがランダムアクセ
スのサイクルに比べて高々2/3程度でありさほど
速いと言うものではなく、さらに、ページモード
が同一行内の任意のビツトをランダムにアクセス
することが可能であるためにアドレス入力を読み
込む時間がアクセスタイムのかなりの部分をしめ
るためである。又ページモードでアクセスできる
ビツトは限定されていることからこのようなペー
ジモードでアクセスするビツトは連続したビツト
であることが多い。これらのことを考慮しシーク
エンシヤルアクセスモードが新しく提案されてい
る。これは一度ランダムにアクセスされた後は同
一行のすべてあるいは一部をあらかじめ決定され
た順にアクセスするようにしたものである。この
方式であるならば、シークエンシヤルなアクセス
ではアドレスを不要とするためにそのサイクルタ
イムはページモードの２〜３倍速くすることが可
能となる。このような動作をさせるには従来の列
内部クロツク発生回路では常にCASにより活性
非活性を制御されるので使用不能となる。
本発明の目的はこのようなランダムアクセスの
機能とシーケンシヤルアクセスモードの機能を持
つ記憶回路に関して列クロツク発生回路の信号制
御方法を提供するものである。
本発明によるメモリ回路は行と列からなるメモ
リ配列を持ち、行を選択するアドレスを読み込む
第１のタイミング信号と、該第１のタイミング信
号により活性化される行内部信号発生回路Ａと、
列を選択するアドレスを読み込む第２のタイミン
グ信号と、該第２のタイミング信号と前記行内部
信号発生回路Ａの出力とによつて制御される列内
部信号発生回路Ｂと、該第２のタイミング信号と
前記列内部信号発生回路Ｂの出力とによつて制御
される入出力内部信号発生回路Ｃと、入出力内部
信号発生回路Ｃの出力によつて制御される入出力
信号発生回路を持つメモリ回路において、前記列
内部信号発生回路Ｂは前記第２のタイミング信号
と前記行内部信号発生回路Ａの出力との一致した
指示によつて活性化され、前記行内部信号発生回
路Ａの出力のみによつて非活性化されることを特
徴とする。
以下実施例に従つて説明する。
第２図は本発明の一実施例であつてそのブロツ
ク図を示す。従来例と大きく異なる点は従来の列
デコーダーに相当する部分が列デコーダ２０１と
シフトレジスター機能を持つ出力デコーダー２０
２に分割され又、列内部信号発生回路が列内部信
号発生回路２０３と入出力内部信号発生回路２０
４に分割されCASによりコントロールされるこ
とにある。この基本動作はまずランダムアクセス
が実行されるまずＮ行Ｍ列のメモリマトリツクス
２０５の行を選択するために、RAS入力２０６
が“０”レベルとなり活性化状態となることによ
り行内部信号発生回路２０７が活性化されアドレ
ス入力２０８を行アドレスバツフア２０９により
読みとり行デコーダー２１０を決定しＮ行の内１
行を選択しメモリマトリツクス２０５の１行を読
み出し増幅するこの間に行内部信号発生回路２０
７より列同期信号２１１が“０”レベルとなり列
内部信号に入力されて列内部信号の活性化を可能
とする。列内部信号回路２０３はCAS入力２１
２とが共に“０”レベルとなることにより活性化
されアドレス入力２０８を列アドレスとして列ア
ドレスバツフア２１３を活性化しその正補の信号
の一部２２０を列デコーダーに残り２２１を入出
力デコーダーに入力し各々のデコーダーの選択を
実行する列デコーダー２０１はメモリマトリツク
ス中の選択された１行分のMbitの情報の内ｌビ
ツト分を選択し入出力スイツチ回路２２２を経由
してｌ本又はｌ組の入出力バス２１４に出す一方
この間に列内部信号発生回路２０３により出力同
期信号２１５が“０”レベルとなる。最初に実行
されるランダムアクセスではこの時CAS入力は
“０”レベルであるため即座に入出力内部信号発
生回路２０４は活性化され入出力デコーダ２０２
により第１入力バスのｌ本又はｌ組の内１本又は
１組を入出力回路２１６へ接続しランダムアクセ
スを完了する。この後RASが“１”レベルに即
ち非活性化の状態へ変化すれば全回路は次のラン
ダムアクセスのためのプリチヤージが開始され
る。しかしRAS入力２０６が“０”レベル即ち
活性化されたままでCAS入力２１２が“１”レ
ベルに変化しても列内部信号発生回路２０３は活
性化状態に保たれたままにし、入出力内部信号発
生回路２０４は非活性化される。又、それと同時
にシークエンシヤルアクセスモードへと移る。こ
の状態では列内部信号発生回路２０３は活性化状
態に保たれたままであるので列デコーダー２０１
で選択されたｌビツトの情報は入出力スイツチ回
路２２２によりｌ本又はｌ組の第１入出力線２１
４に接続されたままである。シークエンシヤルア
クセスモードではランダムアクセスで選択された
入出力デコーダー２０２の内容をそのシストレジ
スター部へ取り込む。そして次にRAS入力が
“０”レベルのままCAS入力が再度“０”レベル
になると再び入出力内部信号は活性化される。そ
して入出力デコーダー２０２に組合されているシ
フトレジスターにより前回選択した第１入出力バ
スとは異なる入出力バスを入出力回路へと接続し
他のビツトへのシークエンシヤルなアクセスを可
能とする。入出力デコーダー２０２のシフトレジ
スターの構成によつて最初のランダムアクセスで
選択した入出力デコーダーの内容をシフトレジス
ターに転送しかつ次のシークエンシヤルアクセス
モードで入出力デコーダーを活性化する内部信号
は異なる。又本発明の主眼はこのような入出力デ
コーダーを提供することではないので説明は省略
する。しかしながらRAS入力２０６が“０”レ
ベルのままCAS入力２１２が再び“０”レベル
となるたびに入出力デコーダー２０２は１ビツト
ずつ異なる第１の入出力バスを選択し入出力回路
に接続することに差はない。
このように列内部信号発生回路２０３は列同期
信号２１１とCAS入力２１２により活性化状態
になりこれを非活性化するのは列同期信号２１１
のみであることによつてシークエンシヤルアクセ
スモードが可能となる。従つて列アドレスバツフ
ア２１３列デコーダー２０１入出力スイツチ回路
非活性化および第１入出力バス２１４のプリチヤ
ージ等は行内部信号発生回路によつて実行するこ
とが可能となる。CAS入力２１２が活性化のみ
を実行し非活性化を列同期信号でさせる回路例を
第３図に示す。入力信号φR1は行内部信号が活性
化された後“１”レベルとなる信号でありφR1は
φR1とは逆相となつているRAS同期信号であり列
内部信号発生回路が活性化されていても良い時刻
に“０”レベルとなりCASとφR1が共に“０”レ
ベルになれば出力φCは高レベルとなり列内部信
号発生回路の活性化開始信号となる。しかし一度
φCが高レベルとなるとφCが“０”レベル即ち非
活性化状態に変化するのはφR1にのみによつて制
御される。これは出力φCに直接CASが入力され
ないことによる。なおこの回路の出力φCは電源
電圧まで達しないのでφCが電源電圧の高レベル
がとなる他の実施例を第４図に示す。φR1，φR1
の機能は第３図と同様である。φR1とCASが共に
“０”レベルになることにより接点Ｎ１はトラン
ジスタQ11により高レベルとなりQ1を導通状態に
させ接点N2をも充電しかつ容量C10はQ3，Q4で構
成される遅延回路により出力φCは０レベルに保
たれているため充電される。この後遅延回路の出
力N3は０レベルとなりトランジスタQ5が非導通
状態となりQ6によりφCは高レベルとなるこのと
き容量C10が存在するためN2は電源レベル以上に
なりφCは電源レベルが得られるようになる。こ
の信号φCを０レベルにするのはφR1が“１”レ
ベルになることによつてのみ実行されCASには
依在しないことは第３図と同様である。
このようにすることにより列内部クロツク発生
回路はCASによつて活性化されRASによつての
み非活性化が可能となる。従つて列アドレスバツ
フア、列デコーダー等列内部クロツクで活性化さ
れる信号のプリチヤージ状態を行内部信号で制御
可能となる。しかし列内部クロツクの非活性化は
RASのみで制御されるのでこれらの列アドレス
バツフア列デコーダー等のプリチヤージを列内部
信号発生回路で発生される信号を使用することも
可能ではあるがやはり非活性化はRASのみで制
御されることには変化はない。従来より回路動作
マージンを広げるために取られている方法例えば
行内部信号によつてメモリセルの読み出し増巾が
完了した後列内部信号によつてセル情報を入出力
バスに読み出すため、行内部信号より列同期信号
により列内部信号発生回路を活性化するだけでな
く読み出し完了の信号を列内部信号に与えること
がある。これは読み出し後増巾が完了した後列内
部信号を活性化すればアドレスタイムが遅くなる
ためセル情報を入出力線へ出す列内部信号がちよ
うど増巾が完了した時刻と一致するよう列同期信
号を出すようにするのであるが必らずしも一致し
ているとはかぎらないのでさらに同期とより良く
一致させ回路動作の安定を計つている。このよう
な微細な同期を得る信号を本発明に使用すること
も可能であり、これとても非活性化はRASのみ
で制御されることに変りはない。
なお本説明中列デコーダーとシフトレジスター
部を持つ入出力デコーダーの２つに分けたがメモ
リマトリツクスの構成によつては列デコーダーを
省略することも可能である。特に多ビツト出力を
持つメモリでは列アドレスに相当する入力信号が
少い時は列デコーダーをなくすこともあり得る。
【図面の簡単な説明】
第１図は従来の実施例のブロツク図、第２図は
本発明の一実施例のブロツク図、第３図は本発明
の一実施の回路の一例を示す図、第４図は本発明
の他の実施例の回路図である。 Q1〜Q11……トランジスタ、C10……容量を示
し、φR1，φR1……列内部信号であり、N1〜N3…
…内部接点である。

Claims (1)

    【特許請求の範囲】
  1. １ 行と列からなるメモリ配列を持ち、行を選択
    するアドレスを読込む第１のタイミング信号と、
    該第１のタイミング信号により活性化される行内
    部信号発生回路と、列を選択するアドレスを読込
    む第２のタイミング信号と、該第２のタイミング
    信号と前記行内部信号発生回路の出力とによつて
    制御される列内部信号発生回路とを含むメモリ回
    路において、前記列内部信号発生回路はゲート電
    位に応答して第１の電位を内部出力端子へ伝達す
    る第１の電界効果トランジスタと、ゲート電位に
    応答して第２の電位を前記内部出力端子に伝達す
    る第２の電界効果トランジスタと、該第１のタイ
    ミング信号が活性化された時に該第１のトランジ
    スタのゲートに該第１のトランジスタを導通とす
    る電位を印加する第１の手段と、該第１のタイミ
    ング信号が非活性化された時に該第１のトランジ
    スタのゲートに該第１のトランジスタを非導通と
    する電位を印加する第２の手段と、前記第２のタ
    イミング信号が活性化された時に前記第１のトラ
    ンジスタを非導通とする第３の手段を有し、該内
    部出力端子が第１の電位の時に該列内部信号発生
    回路はその出力を活性化することを特徴とするメ
    モリ回路。
JP56001684A 1981-01-08 1981-01-08 Memory circuit Granted JPS57117168A (en)

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DE8282100030T DE3278377D1 (en) 1981-01-08 1982-01-05 Memory device
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JPS57117168A JPS57117168A (en) 1982-07-21
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