JPS6149271A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 この発明は半導体装置に関し、たとえばシリ御用パーソ
ナルマイクロコンピュータの構成要素であるマイクロプ
ロセッサおよびその周辺装置や、高度並列処理可能なコ
ン、ピユータの構成装置あるいは高速ディジタル伝送側
ｉｌｌ装置を半導体素子内で構成したような半導体装置
に関する。

従来の技術 最近の半導体製造技術の向上に伴ない、半導体素子内に
は多数の機能ブロックが高密度で集積化されている。こ
の場合、半導体集積回路素子内部の機能ブロック間は、
高速に信号を授受する必要があるため、データ線および
制御信号線として金属配線ないしは金属シリサイド配線
などを用いて機能結合されている。しかし、素子に要求
される機能の拡大とともに、前記配線領域取り分はアド
レス線あるいはデータ線ないしは制御線の素子内に占め
る割合が増大の一途を辿っている。加えて、外部環境と
の高速データ通信および素子内での高速演算などの処理
をデータのＷｉｔ留なしに実行するには、情報処１！！
機能を具現化するに必要なハードウェアとは別に、入出
力交信データを緩衝記憶するためのレジスタあるいはラ
ッチないしはＦＩＦ○（Ｆ　１ｒｓｔ　−１ｎ　　ｌ”
　１ｒｓｔ　−Ｑｕｔ）メモリなどを大規模に用意する
必要があった。

発明が解決しようとする問題点 ところが、最近の微細加工技術の進歩を先広しても、単
一素子の高機能化への要求を満たすためには、限られた
素子寸法内で信号伝送線領域Ｊ５よび緩衝記憶領域を可
能な限り削減するという妥協を強いられることになると
いう問題点があった。

問題点を解決するための手段 それゆえに、この発明の主たる目的は、上述の機能要求
と物理的制約といった相反する条件を満足させるために
、信号伝送機能と緩衝記ｉ！ｉ！　Ｂ３を能を　・併せ
持つ非同期遅延線を用いたリング状バスと・素子に要求
される個別機能を具現化する処理ユニット群とを結合し
、緩衝記憶容器を最適に確保しかつ単一素子としである
いは組織化された素子群からなり、高機能動作し得る半
導体装置を提供することである。

この発明はそれぞれが少なくとも１つの受信制御手段と
送信制御手段と実行処理ユニットと、データ分流手段ま
たはデータ合流手段を介してリング状非同期バスに接続
、し、これらを情報処理素子内で形成したものである。

作用 この発明はリング状非同期バスにおいて、該バス上のデ
ータを記憶保持しながら、外部環境との非同期書込ある
いは続出に応じて、データを自動的に転送する。ざらに
、自走式非同期データ転送を可能にするデータ流制陣線
として非同期遅延線を用い、該制御線によってデータ線
上の駆動ゲー１〜を制御する機構を処理データ量ないし
は通信データ聞に応じて半導体素子内で実現する。

実施例 以下に、図面に示す実施例とともに、この発明について
より詳細に説明する。

実施個用１ 第１図はこの発明の一実施例の構成を示す図である。ま
ず、第１図を参照して構成について説明する。受信制御
手段としての入力インターフェイス部１１は合流機構１
５を介して非同期自走式リングバス１３１に接続される
。非同期自走式リングバス１３１はデータを記憶保持し
ながら自動的に転送するものである。この非同期自走式
リングバス１３１には、バスアダプタ１７を介して複数
の実行処理ユニット１４１ないし１４５が接続される。

バスアダプタ１７は合流と分流の両機能を備え、各実行
処理ユニット１４１ないし１４５と非同期自走式リング
バス１３１どの間でデータ交換を行なうものである。

他方の非同期自走式リングバス１３２には、分流機構１
６を介して送信制御手段としての出力インターフェイス
１２が接続される。また、算量＋１１１　・自走式リン
グバス１３２には、バスアダプタ１７を介して前述の実
行処理ユニット１４３ないし１４５と１４６および１４
７が接続される。

なお、この第１図に示す実施例では、実行処理ユニット
１４１ないし１４７のうち最も処理３１度が速いものと
、非同期自走式リングバス上でのデータ周回時間（信号
がリングを１周する伝搬時間）が等しくなるように、非
同期自走式リングバス１３１．１３２の最大記憶容量す
なわちリングサイズが決定される。ここ１で、実行処理
ユニット１４１．１４２，１４６．１４７としては、具
体的にはたとえばプログラムメモリが用いられ、実行処
理ユニット１４３ないし１４５はたとえば論理演算ユニ
ット（ＡＬＵ）が用いられる。なお、実行処理ユニット
１４１ないし１４７としてはこのようなプログラムメモ
リやＡ　Ｌ　Ｕに限られることなく、その他のどのよう
な情報処理ユニットを用いてもよい。

次に、動作について説明する。入力インターフェイス１
１に入力されたデータパケットは合流機構１５を介して
非同期自走式リングバス１３１に入力され、このバス上
を巡回しながら実行処理ユニット１４１ないし１４５の
うちパケットの行先に適合するユニットで処理され、他
方の非同期自走式リングバス１３２および分流機構１６
を介して出力インターフェイス部１２から出力パケット
として送出される。

実施個用２ 第２図はこの発明の他の実施例の構成を示す図である。

この実施例では、入力インターフェイス部２１が合流機
構２５１を介して非同期自走式リングバス２３に接続さ
れ、出力インターフェイス部２２が分流機構２６１を介
して非同期自走式リングバス２３に接続される。また、
非同期自走式リングバス２３には、合流機構２５２およ
び分流は購２６２を介して実行処理ユニット２４１，２
４２が接続される。

上述のごとく情報処理素子を構成することによって、非
同期自走式リングバスの記憶要素１段あたりの伝１１ｒ
Ｊ遅延時間が極めて速く、一方丈行処理ユニット２４１
および２４２における処理時間が比較的遅いために、非
同期自走式リングバス上でデータ周回時間がなお最小処
理時間を上回る場合に適している。

第３図は第１図および第２図に示した算量１ｔ！］自走
式リングバスの具体的な構成を示し、第４図はデータ流
制御線の具体例を示し、第５図はＣ素子を説明するため
の図である。

まず、第３図を参照して、データ線３００ないし３０２
には、それぞれのデータ線ごとにバスバッファトライバ
３１が縦続接続されている。そして、各段の全ビットに
対応するバスバッファトライバ３１の開閉はデータ流制
御線３４によって制御される。各バスバッファトライバ
３１の出力端に接続されている容Ｍ３２は、同一データ
線上における次段バスバッファドラバの負荷容世および
配線容量の総計を表わしたものであり、各段ごとにダイ
ナミックにデータを記憶保持できることを示している。

情報線３５は、次段のバスバッフ７ドライバにデータが
保持されていて、空であるかあるいはふさがっているか
によって、次段へのデータ転送が可能であるか否かを表
わすものである。

ゲート３３は前段からの入力信号である制御線の論理値
と、次段からのフィードバック入力信号である次段情報
線の論理値に従って、該段の出力制御信号の論理値を決
定するものであり、一般にＣ素子（Ｃｏｉｎｃｉｄｅｎ
ｃｅ　　Ｅ　ｌｅｍｅｎｔ）と呼ばれている。

Ｃ素子は第５図（ａ　）に示すシンボルで表わされ、そ
の動作は第５図（ｂ）に示す論し！Ｉ！値に基づく。

次に、第５図（ｂ）にホブＣ素子の入出力論理ｆｊＩに
基づいて、第４図に示すデータ流制御線の〃Ｊ作例を詳
細に説明する。初ＩＩ状態において、Ｃ素子４０１ない
し４０５の出力がすべて論理「０」であり、読出信号線
４３が論理ｒＯＪであれば、Ｃ索子４０５の出力制御信
号線４２も論理「０］であり、出力不可を表わしている
。同様の入出力論理値が、Ｃ素子４０１ないし４０４の
入出力信号線に現われ、入力受付状態信号線４４が入力
可能を表わす。次に、データ書込信号線４１を論理「１
」にＪると、Ｃ素子４０１の出力制御信号線４５は論理
「１」に変化し、入力受付状！さ信号線４４が論理ｒＯ
Ｊとなって入力不可とイ５る。

次段のＣ索子４０２の入力信号線はともに論理「１」と
なるので、出力制御信号線４６は論理「１」、制御信号
線４７は論理「０」となる。このような状態変化は、Ｃ
素子４０４まで全く同様に伝搬する。さらに、Ｃ素子１
段分の信号伝搬遅延時間より長い任意の時間間隔をおい
て、データ書込信号線４１を論珊汀Ｏ」に戻すと、Ｃ素
子４０１の出力制御信号線４５が論理ｒＯＪに戻り、情
報信号線４７が論理「１」に戻る。このような状態変化
は、Ｃ素子４０３まで全く同様に伝搬する。

結局、ふさがっているＣ素子４０５の手前のＣ素子４０
４に論理「１」のデータが書込まれたことになる。続出
信号線４３が論理「１」に変化すると、書込データは１
段転送され、出力制御信号線４２が論理「１」に変化す
る。上述の動作例から明らかなように、出力制御信号線
４２は、データが空いているバッファの先頭を指示する
のに用いることができ、この信号線が論理「１」である
ゲートの前段でデータ転送を停止させ、第３図における
対応するバッフ１ドライバ３１においてデータを保持さ
せることができる。

実施個用３ 第６図はこの発明のその他の実施例の構成を示す図であ
る。第６図において、入力インターフェイス素子５１お
よび出力インターフェイス索子５２としては、前）ホの
第２図に示した実施例の半導体情報処理素子が用いられ
る。また、情報処１ｊＩ！実行素子５３ないし５６とし
ては、前述の第１図に示した実施例の情報処理素子が用
いられる。情報処理実行素子５３ないし５６に示しｔｃ
　Ｆ　１ないしＦ３は情報処理に必須の目的別個別機能
を象徴的に表わしたものであり、素子５３．５５は幾能
Ｆ１およびＦ２が素子内の演算処理ユニットで１層面分
散処理されることを示し、素子５４．５６では単一機能
Ｆ３が負荷分散処理されることを意味している。

より具体的に説明すると、たとえば機能Ｆ１はＡＬＵで
あり、機能Ｆ２はプログラムメモリであり、機能Ｆ３は
データメモリである。したがって、そのような構成では
マルチプロセッサシステムとなる。なお、情報処理実行
素子５３と５５および５４と５６は全く同一のは能でな
くてもよく、情報処理実行素子５４．５６としてデータ
メモリを（育成して、それぞれの記憶容量が異なってい
てもよい。

発明の効果 以上のように、この発明によれば、受信制御手段と送信
制御手段と実行処理ユニットとをそれぞれデータ分流手
段またはデータ合流手段を介してリング状非同期バスに
接続し、これらを半導体素子内で形成するようにしたの
で、リング状非同期バスにおいてデータを記憶保持しな
がら外部環境との非同期書込あるいは呼出に応じてデー
タを自動的に転送できる。しかも、実行処理ユニットと
してどのような情報処理ユニットでも適用できるので、
システム構成上の自由度が極めて高く、したがって広範
な応用分野に利用できる。さらに、半導体素子としての
設計、製作容易性をも兼備しており、小形１１云かつ安
！Ｉｌ［ｉな半導体装置を得ることができる。

【図面の簡単な説明】

第１図はこの発明の一実施例の構成を示す図である。第
２図はこの発明の他の実施例の構成を示す図である。第
３図は非同期自走式バスの構成を示す図である。第４図
はデータ流制御線の動作を説明するための図である。第
５図はＣ索子を説明するための図である。第６図はこの
発明のその他の実施例の構成を示す図である。 図において、１１．２１は入力インターフェイス、１２
．２２は出力インターフェイス、２３゜１３１．１３２
は非同１月自走式リングバス、１４１ないし１４７，２
４１，２４２は実行処理ユニット、１５，２５１，２５
２は合流機構、１６゜２６１．２６２は分流機構、１７
はバスアダプタ、３００ないし３０２はデータ線、３１
はバスバッファトライバ、３３．４０１ないし４０５は
Ｃ索子、３４．４２．４５．４６は出力制御信号線、３
５．４３．４４．４７は情報信号線、５１は入力インタ
ーフェイス素子、５２は出力インターフェイス素子、５
３ないし５６は情報処理実行素子を示す。 第４図 （ｂ）

Claims (2)

【特許請求の範囲】
1. （１）入力データを受信するとともに制御するための少
   なくとも１つの受信制御手段、 出力データを送信するとともに制御するための少なくと
   も１つの送信制御手段、 情報処理に必要な少なくとも１つの実行処理ユニット、
   および 前記受信制御手段と前記送信制御手段と前記実行処理ユ
   ニットとがそれぞれデータ分流手段およびデータ合流手
   段の少なくともいずれか一方を介して接続されるリング
   状非同期バスを含む情報処理素子を備えた、半導体装置
   。
2. （２）前記情報処理素子は複数設けられ、それぞれの対
   応するポート間を結合して、非同期情報処理を可能にし
   たことを特徴とする、特許請求の範囲第１項記載の半導
   体装置。