JPS61211735A - Comparison circuit - Google Patents
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- JPS61211735A JPS61211735A JP60053652A JP5365285A JPS61211735A JP S61211735 A JPS61211735 A JP S61211735A JP 60053652 A JP60053652 A JP 60053652A JP 5365285 A JP5365285 A JP 5365285A JP S61211735 A JPS61211735 A JP S61211735A
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Abstract
Description
【発明の詳細な説明】
（技術分野）
本発明は半導体集積回路で構成したマイクロコンビーー
タあるいは周辺装置等に使用される２進数の比較回路に
関し、特に絶縁ゲート型ＭＯＳトランジスタを用いた比
較回路に関する。Detailed Description of the Invention (Technical Field) The present invention relates to a binary comparator circuit configured with a semiconductor integrated circuit and used in a microconverter or a peripheral device, and particularly relates to a comparator circuit using an insulated gate MOS transistor. Regarding.
（従来の技術）
従来知られている比較回路は第５図に示すように、２つ
の２進数Ａ（上位よりＡ３ 、Ａ２ 、ＡＩ 、ＡＯ）
並びにＢ（上位よりＢ３．Ｂ２．Ｂｌ 、Ｂｏ）の入力
に対してＡＮＤ回路１３からＡ＝Ｂ、ＯＲ回路１４゜１
５からＡ（１３，Ａ）Ｂが各々出力されるように構成さ
れている。(Prior art) As shown in FIG. 5, a conventionally known comparison circuit uses two binary numbers A (A3, A2, AI, AO from the highest)
And for the input of B (B3.B2.Bl, Bo from the upper order), from the AND circuit 13, A=B, OR circuit 14゜1
5 to A(13,A)B, respectively.
（解決すべき問題点）
この比較回路に於いて、各桁の各々の一致を示す一致回
路１，２，３．４は同一回路構成の故に規則的な配列化
が可能であるが、各桁の不一致を示すＡＮＤ回路５，６
，７，８，９：１０，１１．１２はその入力の数が違う
ため規則的な配列化力（不可能であり、レイアウトのレ
ギュラリティを乱し、又比較する桁数の増加に伴ない論
理の再、ｒＪＩｔ成も必要とカリ、拡張性に乏しい欠点
があった。(Problems to be solved) In this comparison circuit, the matching circuits 1, 2, 3, and 4, which indicate matching of each digit, can be arranged regularly because they have the same circuit configuration. AND circuits 5 and 6 indicating the mismatch of
, 7, 8, 9: 10, 11.12 have different numbers of inputs, so regular arrangement is impossible (it is impossible, it disturbs the regularity of the layout, and as the number of digits to be compared increases) It also required logic reconfiguration and rJIt configuration, and had the disadvantage of poor scalability.
（発明の目的）
本発明の目的は、任意桁を規則的に配列することが可能
な比較回路を提供することにある。(Object of the Invention) An object of the present invention is to provide a comparison circuit capable of regularly arranging arbitrary digits.
（問題点を解決するだめの手段）
本発明は２進数の２つの入力の不一致を検出する回路と
、一致を検出する回路と、２つの入力が一致している場
合下位桁の状態を上位に伝達するトランス７アーゲート
と、２つの入力が不一致の場合自桁の不一致の状態を上
位に伝達すべく該トランスファーゲートの出力に共通に
接続されゲートが自桁の犬、並びに小を示す不一致検出
回路出力が接続され、一方が他方と各々反転論理レベル
が入力さ在た２つのトランスファーゲートから構成され
る。(Means for Solving the Problem) The present invention includes a circuit for detecting a mismatch between two inputs of binary numbers, a circuit for detecting a match, and a circuit for detecting a match between the two inputs. A mismatch detection circuit that is commonly connected to the output of the transfer gate to transmit the mismatch state of the own digit to the upper level when the two inputs do not match, and the gate indicates the dog of the own digit and the small. It consists of two transfer gates whose outputs are connected, one having an inverted logic level input to the other.
さらに、この比較回路を早桁縦続すべぐ最下位桁の桁上
げ入力を除く各桁桁上げ入力は各桁桁上げ出力を接続し
、最下位桁へは、比較数の各入力時間間隔内に［ｏＪ
、 ｒＩＪ又は［Ｊ 、 ｒＯＪに変化する入力を与へ
、最上位桁の桁上げ出力信号を前半サイクル結果を後半
サイクル迄保持する回路を設け、後生サイクルに一致或
は犬、小論理をとる如く構成することもできる。Furthermore, each carry input except the carry input of the least significant digit connects each carry output to this comparison circuit, and the input to the least significant digit is performed within each input time interval of the comparison number. [oJ
, rIJ or [J, rOJ, a circuit is provided to hold the first half cycle result of the carry output signal of the most significant digit until the second half cycle. It can also be configured.
（実施例）
本発明の一桁の一実施例を第１図に示す。以下説明は正
論理で行なう。Ａ、Ｂは比較すべき２進数の自桁が入力
さ扛る入力端子、１０２は比較する一方の入力端子Ｂに
接続さ扛反転出力を出すインバータ、１００は比較する
一方の入力端子Ａに他方がインバータ１０２に接続され
たＮ Ａ Ｎ Ｄ 回路、１０１は前記ＮＡＮＤ回路
１００に接続さｔ反転出力を出すインバータ、１０３は
前記Ａインバータ１０２に接続されたＮ０Ｒ１路、１０
５はゲートがインバータ１０１に、ドレインが論理レベ
ル「１」を出す電源に、ソースが桁上げ出力端子ＣＯに
接続さ扛たトランスファーゲート、１０６はゲートがＮ
０ＲＩＱ３ に、ドレインが前記桁上げ出力端子ＣＯに
、ソースが論理レベル「０」を出すＧＮＤに接続された
トランスファーゲート、１０７はドレインが下位桁上げ
入力端子ＣＩに、ゲートがＮ０Ｒ１０４に、ソースが前
記ＣＯに接続されたトランスファーゲートで、これによ
り一桁の比較回路２００が構成さ扛る。(Embodiment) A single-digit embodiment of the present invention is shown in FIG. The following explanation will be based on positive logic. A and B are input terminals into which the own digit of the binary number to be compared is input, 102 is an inverter that outputs an inverted output connected to one input terminal B to be compared, and 100 is one input terminal A to be compared to the other. is an NAND circuit connected to the inverter 102, 101 is an inverter connected to the NAND circuit 100 and outputs an inverted output, 103 is an N0R1 path connected to the A inverter 102, 10
5 is a transfer gate whose gate is connected to the inverter 101, whose drain is connected to the power supply that outputs logic level "1", and whose source is connected to the carry output terminal CO; 106 is a transfer gate whose gate is N
0RIQ3, a transfer gate 107 whose drain is connected to the carry output terminal CO, whose source is connected to GND which outputs logic level "0", whose drain is connected to the lower carry input terminal CI, whose gate is connected to N0R104, and whose source is connected to the above-mentioned GND. With the transfer gate connected to CO, this constitutes a single-digit comparison circuit 200.
その動作を以下に説明する。比較数Ａ、Ｂが１１」、「
０」の場合、即ちＡ＞Ｂでは一方の比較数Ｂが入力さ扛
るインバータ１０２の出力は「１」、ＮＡＮＤ１００出
力は「０」、インバータ１０１出力は「１」、Ｎ０Ｒ１
０３出力は「０」、Ｎ０Ｒ１０４出力は「０」の論理レ
ベルとなる。従って、トランスファーゲート１０６，１
０７は「ＯＦＦ」 し、トランスファーゲート１０５は
１−ＯＮＪ ｌ、上位桁上げ端子ＣＯに１１」を出力す
る。比較数Ａ、Ｂが「０」。Its operation will be explained below. The comparison numbers A and B are 11", "
0", that is, when A>B, one comparison number B is input. The output of the inverter 102 is "1", the NAND100 output is "0", the inverter 101 output is "1", N0R1
The 03 output is at the logic level of "0" and the N0R104 output is at the logic level of "0". Therefore, transfer gate 106,1
07 is turned OFF, and the transfer gate 105 outputs 1-ONJ1 and 11 to the upper carry terminal CO. Comparison numbers A and B are "0".
「１」の場合、即ちＡ＜Ｂではインバータ１０２の出力
は「０」、ＮＡＮＤｌｏｏｒｌＪ、インバータ１０１「
ｏ」、Ｎ０Ｒ１０３ｒｔＪ 、ＮＯ：Ｒ１０４「ＯＪ
の論ｍレベルとなり、従ってトランスファーゲート１０
５゜１０７は「ＯＦＦ」 しトランスファゲート１０６
は「ＯＮ」となりＣＯは「０」となる。比較数Ａ。In the case of "1", that is, when A<B, the output of the inverter 102 is "0", and the output of the inverter 101 is "0".
o", N0R103rtJ, NO:R104"OJ
Therefore, the transfer gate 10
5°107 is “OFF” and transfer gate 106
becomes "ON" and CO becomes "0". Comparison number A.
Ｂが一致している場合、ｒＯＪ 、 ｒＯＪ又は［Ｊ、
Ｉｌｌの如くＡ＝Ｂでは、インバータ１０１「０」 、
Ｎ０Ｒ１０３ｒＯＪ 、 Ｎ０Ｒ１０４ｒｌＪとなり
、トランスファゲート１０５．１０６は［ＯＦ ＦＪ、
トランスファゲート１０７は「ＯＮ」し、桁上げ出力端
子ＣＯはＣＩと同値をとる。If B matches, rOJ, rOJ or [J,
When A=B as in Ill, inverter 101 "0",
N0R103rOJ, N0R104rlJ, and transfer gate 105.106 is [OF FJ,
Transfer gate 107 is turned "ON" and carry output terminal CO takes the same value as CI.
ここでインバータ１０１はＡ）Ｂで、Ｎ０ＲＩＱ３はＡ
（Ｂで、Ｎ０Ｒ１０４はＡ＝Ｂで１１」の値をとる。即
ち、インバータ１０１、Ｎ０Ｒ１０３は不一致（犬、小
）を、Ｎ０Ｒ１０４は一致を現わす。Here, the inverter 101 is A) B, and N0RIQ3 is A)
(At B, N0R104 takes a value of 11 when A=B. In other words, inverter 101 and N0R103 show a mismatch (dog, small), and N0R104 shows a match.
第１図で示した本発明の一実施例の真理値表を第２図に
示す。FIG. 2 shows a truth table of one embodiment of the present invention shown in FIG.
第１図に於ける本発明の一桁の一実施例を多桁比較回路
に適用した場合（ここでは４桁）の一実施例を第３図に
示す。第４図は第３図の一実施例に於けるタイミング図
である。FIG. 3 shows an example in which the one-digit embodiment of the present invention shown in FIG. 1 is applied to a multi-digit comparison circuit (here, four digits). FIG. 4 is a timing diagram in one embodiment of FIG. 3.
最下位桁の桁上げ入力端子ＣｉＯに第４図に示す如きク
ロックＣＬを入力する。各桁の桁上げ入力端子Ｃ１Ｎｌ
２ は各桁上げ出力端子Ｃ０（Ｎ−１）が接続さ扛る（
Ｎは１〜３の整数）。最上位桁上げ出力端子Ｃ０３はイ
ンバータ２０６、Ｎ０Ｒ２０８゜Ｎ０Ｒ２０９と、ドレ
インがインバータ２０２へ接続され、インバータ２０２
はインバータ２０３へ接続さ扛、ドレインがインバータ
２０３にソースがインバータ２０２に接続されゲートが
クロックＣＬの逆相信号を生成すべく接続されたインバ
ータ２０５に接続され、ゲートがクロックＣＬに接続さ
れソースが最上位桁上げ出力端子ＣＯ３の論理レベルを
クロックＣＬＩ−ＱＪの期間保持すべく接続さ扛る。即
ち、ラッチ２１０を構成する。A clock CL as shown in FIG. 4 is input to the carry input terminal CiO of the least significant digit. Carry input terminal C1Nl for each digit
2, each carry output terminal C0 (N-1) is connected (
N is an integer from 1 to 3). The most significant carry output terminal C03 is connected to the inverter 206, N0R208°N0R209, and the drain is connected to the inverter 202.
is connected to the inverter 203, the drain is connected to the inverter 203, the source is connected to the inverter 202, the gate is connected to the inverter 205, which is connected to generate a signal with the opposite phase of the clock CL, the gate is connected to the clock CL, and the source is connected to the inverter 205. It is connected to hold the logic level of the most significant carry output terminal CO3 for the period of clock CLI-QJ. That is, the latch 210 is configured.
Ｎ０Ｒ２０７は前記インバータ２０６と、インバータ２
０２と第４図に示す如きストローブクロック５ＣＫ７５
ｆ入力さ′ｎＡ＞Ｂで「１」となる。該Ｎ０Ｒ２０８は
前記ＣＯ３以外にインバータ２０２と該ストローブクロ
ックＳＣＫが入力され、Ａ＝Ｂで「１」となる。該Ｎ０
Ｒ２０９は前記ＣＯ３以外にインバータ２０３の出力と
、該ストローブクロックＳＣＫに接続さ扛、Ａ（Ｂで１
１」となる。Ａは比較入力でありＭＳＢからＡａ 、Ａ
２ 、ＡＩ 、ＡＯを示す。Ｂは他の比較入力であＩ）
ＭＳＢからＢ３゜Ｂ２ 、Ｂ＋ 、Ｂｏを示す。又、比
較回路２００は第１図に於ける一桁の比較回路と同じで
ある。Ａ＝Ｂに於いて、例えばＡ（Ａ３．Ａ２．ＡＩ、
ＡＯ）が（０゜０．１．０）、Ｂ（Ｂ３．Ｂ２．Ｂｌ、
ＢＯ）・が（ｏ、ｏ、ｉ、ｏ）では各桁のトランスファ
ーゲート１０７が［ＯＮＪし、Ｃ１ｏ＝ｃＯＯ＝ｃｉｌ
＝ｃｏ１＝Ｃｉ２＝Ｃｏ２＝Ｃｉ３＝Ｃ０３となる。即
ち、クロックＣＬの前半に於いてＣｏ３１４ｒｌＪとな
りクロックＣＬが１１」から１０」に変化する時点でラ
ッチ２１０に１１」が捕えられる。後半に於いてはクロ
ックＣＬは「０」となり、ラッチ２１０はクロックＣＬ
の前半に於けるＣｏ３の「１」を保持し、ラッチ２１０
の逆相出力を出すインバータ２０２は「０」、正相出力
を出すインバータ２０３は「１」となる。Ｎ０Ｒ２０９
はラッチ２１０の正相出力に接続されている為「０」と
なる。更に、Ｑ＝＝ＣｉＱ＝（九〇−Ｃｉｌ＝Ｃｏ １
＝Ｃｉ ２＝Ｃｏ ２＝Ｃｉ ３＝Ｃｏ ３ となり、
インバータ２０６の出力は「１」、故にＮ０Ｒ２０７は
「０」となる。Ａ＝Ｂを示すＮ０Ｒ２０８はＣ０３＝「
Ｏ」、ラッチ２１０の逆相出力は「０」であり、ストロ
ーブクロック５ＣＫＩ−Ｏｊ のタイミングで「１」
となる。故にＡ＝Ｈの判定を示す。N0R207 connects the inverter 206 and inverter 2.
02 and strobe clock 5CK75 as shown in Figure 4.
When f input 'nA>B, it becomes "1". The N0R 208 receives the inverter 202 and the strobe clock SCK in addition to the CO3, and becomes "1" when A=B. The N0
In addition to the CO3, R209 is connected to the output of the inverter 203 and the strobe clock SCK.
1”. A is a comparison input, from MSB to Aa, A
2, AI, and AO are shown. B is another comparison input I)
From MSB, B3°B2, B+, and Bo are shown. Also, the comparator circuit 200 is the same as the single-digit comparator circuit in FIG. In A=B, for example, A(A3.A2.AI,
AO) is (0°0.1.0), B(B3.B2.Bl,
BO) is (o, o, i, o), the transfer gate 107 of each digit is [ONJ, C1o=cOO=cil
=co1=Ci2=Co2=Ci3=C03. That is, in the first half of the clock CL, 11'' is captured by the latch 210 at the time when the clock CL becomes Co314rlJ and changes from 11'' to 10''. In the second half, the clock CL becomes "0", and the latch 210 becomes the clock CL.
The latch 210 holds Co3 "1" in the first half of
The inverter 202 that outputs a negative phase output becomes "0", and the inverter 203 that outputs a positive phase output becomes "1". N0R209
is connected to the positive phase output of the latch 210, so it becomes "0". Furthermore, Q==CiQ=(90-Cil=Co 1
=Ci2=Co2=Ci3=Co3,
The output of the inverter 206 is "1", so the N0R 207 is "0". N0R208 indicating A=B is C03="
O”, the negative phase output of the latch 210 is “0”, and becomes “1” at the timing of strobe clock 5CKI-Oj.
becomes. Therefore, the determination of A=H is shown.
比較数Ａ、Ｂが異なる易合でも、第２図の真理値表によ
り作動し、Ａ＞Ｂ又はＡ（Ｈのどちらかがストローブク
ロックＳＣＫ ［ＱＪのタイミングに於いて、第４図に
示す如く動作する。Even if the comparison numbers A and B are different, it operates according to the truth table in Figure 2, and either A>B or A(H is the strobe clock SCK [at the timing of QJ, as shown in Figure 4) Operate.
（発明の効果）
本発明の比較回路は、自桁より下位の桁上げ出力を桁上
げ入力に、桁上げ出力を上位桁の桁上げ入力に接続する
ことによって、任意桁の比較回路をレイアウトのレキー
ラリティを乱すことなく構成することができる。(Effects of the Invention) The comparison circuit of the present invention connects the carry output of the lower digit to the carry input and the carry output to the carry input of the higher digit, so that the comparison circuit of any digit can be adjusted in the layout. It can be configured without disturbing requirality.
第１図は本発明による一桁の比較回路の一実施例の回路
図である。
Ａ、Ｂ・・・・・・比較数、１０１，１０２・・・・・
・インバータ、１００・・・・・・ＮＡＮＤ、１０３，
１０４・・・・・・ＯＲ，１０５゜１０．６，１０７・
・・・・・トランスファゲート、Ａ、Ｂ・・・・・・比
較数、ＣＯ・・・・・・上位への桁上は出力、ＣＩ・・
・・・・下位からの桁上げ入力、２００・・・・・・−
桁の比較回路、
第２図は第１図の真理値表を示す図である。
第３図は本発明の多桁比較回路の一実施例を示す回路図
である。
ＣＬ・・・・・・クロック、Ａ３．Ａ２．ＡＩ、ＡＯ，
Ｂ３．Ｂ２゜Ｂ１．Ｂｏ・・・・・・比較数、ｃｔｏ、
ｃｉｌ、ｃｉ２．ｃｉａ・・・・・・各桁の桁上げ入力
、ＣｏＱ、Ｃｏｔ、Ｃｏ２．Ｃｏ３・・・・・・各桁の
桁上げ出力、２００・・・・・・第１図の一桁の比較回
路、２０１．２０４・・・・・・トランスファゲート、
２０２，２０３゜２０５．２０６・・・・・・インバー
タ、２０７，２０８，２０９・・・・・・ＮＯＲ，２１
０・・・・・・ラッテ、ＳＣＫ・・・・・・ストローブ
クロック、
第４図は第１図のタイミング図を示す。
第５図は従来の比較回路の回路図である。
Ａ Ｂ
歴
第１Ｉ！Ｉ（実、ｅ例Ｉ）
第 ２ 図
ｚ１２
茅５図（ｊｆ一本例）FIG. 1 is a circuit diagram of one embodiment of a single-digit comparator circuit according to the present invention. A, B... Number of comparisons, 101, 102...
・Inverter, 100...NAND, 103,
104...OR, 105°10.6, 107・
...Transfer gate, A, B...Comparison number, CO...Carry to higher order is output, CI...
...Carry input from lower order, 200...-
Digit Comparison Circuit, FIG. 2 is a diagram showing the truth table of FIG. 1. FIG. 3 is a circuit diagram showing an embodiment of the multi-digit comparator circuit of the present invention. CL...Clock, A3. A2. AI, AO,
B3. B2゜B1. Bo...Number of comparisons, cto,
cil, ci2. cia... Carry input for each digit, CoQ, Cot, Co2. Co3... Carry output for each digit, 200... Single digit comparison circuit in Figure 1, 201.204... Transfer gate,
202,203゜205.206...Inverter, 207,208,209...NOR, 21
0...Latte, SCK...Strobe clock, FIG. 4 shows the timing diagram of FIG. 1. FIG. 5 is a circuit diagram of a conventional comparison circuit. A B History 1st I! I (actual, e example I) 2nd figure z12 Kaya 5 figure (jf one example)
Claims (1)
回路と、一致を検出する回路と、該２つの入力が一致し
ている場合は下位桁の状態を、不一致の場合は自桁の状
態を上位桁に出力すべく前記一致回路並びに不一致回路
に接続されたトランスファゲートとを有することを特徴
とする比較回路。A circuit that detects a mismatch between two inputs of binary numbers to be compared, a circuit that detects a match, and a circuit that detects the state of the lower digit when the two inputs match, and the state of the own digit when they do not match. A comparison circuit comprising a transfer gate connected to the match circuit and the mismatch circuit to output the above to the higher order digits.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60053652A JPS61211735A (en) | 1985-03-18 | 1985-03-18 | Comparison circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60053652A JPS61211735A (en) | 1985-03-18 | 1985-03-18 | Comparison circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61211735A true JPS61211735A (en) | 1986-09-19 |
| JPH051495B2 JPH051495B2 (en) | 1993-01-08 |
Family
ID=12948802
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60053652A Granted JPS61211735A (en) | 1985-03-18 | 1985-03-18 | Comparison circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61211735A (en) |
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Also Published As
| Publication number | Publication date |
|---|---|
| JPH051495B2 (en) | 1993-01-08 |
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