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JPS61172370A - Silicon thin-film transistor matrix and manufacture thereof - Google Patents

Silicon thin-film transistor matrix and manufacture thereof

Info

Publication number
JPS61172370A
JPS61172370A JP59198358A JP19835884A JPS61172370A JP S61172370 A JPS61172370 A JP S61172370A JP 59198358 A JP59198358 A JP 59198358A JP 19835884 A JP19835884 A JP 19835884A JP S61172370 A JPS61172370 A JP S61172370A
Authority
JP
Japan
Prior art keywords
film
bus line
gate bus
thin film
gate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP59198358A
Other languages
Japanese (ja)
Inventor
Satoru Kawai
悟 川井
Yasuhiro Nasu
安宏 那須
Kenichi Yanai
梁井 健一
Kenichi Oki
沖 賢一
Atsushi Inoue
淳 井上
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP59198358A priority Critical patent/JPS61172370A/en
Publication of JPS61172370A publication Critical patent/JPS61172370A/en
Pending legal-status Critical Current

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    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4908Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
    • GPHYSICS
    • G02OPTICS
    • G02FOPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362Active matrix addressed cells
    • G02F1/136286Wiring, e.g. gate line, drain line
    • G02F1/13629Multilayer wirings

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Abstract

PURPOSE:To prevent the disconnection of a gate bus line even when there is a pin hole in the upper layer of the gate bus line by forming a film consisting of a material difficult to be dissolved to a buffer hydrofluoric acid solution while being superposed to the gate bus line. CONSTITUTION:A gate bus line 24 composed of double layers of a film 21 and a film 22 and a gate electrode 24a are formed onto a glass substrate 1, and a silicon nitride film 10 and a silicon film 11 are shaped onto the whole surface. A photo-resist film 14 is formed in order to form source-drain electrodes while holding a gate region, and a naturally generated oxide film on the silicon film 11 is removed. A buffer hydrofluoric acid solution is employed in the process. Since the gate bus line 24 and the gate electrode 24a are shaped in double layers in which the film 22 in nickel-chromium, platinum, gold, etc. is laminated on the film 21 in molybdenum, etc., the gate bus line 24 is not dissolved and disconnected even when there is a pin hole 12 in the laminate of the silicon nitride film 10 and the silicon film 11.

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、シリコン薄膜トランジスタマトリックス及び
その製造方法に関する。特に、液晶、エレクトロルミネ
ッセンス、エレクトロクロミック体等を表示要素としア
クティブマトリックス駆動方式をもって駆動されるパネ
ルディスプレイ装置の各画素の駆動に使用されるシリコ
ン薄膜トランジスタマトリックス及びその製造方法の改
良に関する。
DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a silicon thin film transistor matrix and a method for manufacturing the same. In particular, the present invention relates to improvements in a silicon thin film transistor matrix used to drive each pixel of a panel display device that uses liquid crystal, electroluminescence, electrochromic material, etc. as a display element and is driven by an active matrix drive method, and a method for manufacturing the same.

〔従来の技術〕[Conventional technology]

液晶、エレクトロルミネッセンス、エレクトロクコミッ
ク体等を表示要素とするアクティブマトリックス駆動型
のシリコン薄膜トランジスタマトリ・ンクスの各画素は
、その概略平面図とそのA−A断面図とを第2図(a)
、(b)に示す如くである0図において、2はモリブデ
ン、チタ゛ン、タングステン等の膜よりなるゲートバス
線でありガラス基板l上に形成されている。3はドレイ
ンバス線であり層間絶縁膜4を介してタートバス!!a
2と交叉するようにガラス基板l上に形成されている。
Each pixel of an active matrix drive type silicon thin film transistor matrix whose display elements are liquid crystal, electroluminescence, electrocomic, etc. is shown in FIG.
, (b), 2 is a gate bus line made of a film of molybdenum, titanium, tungsten, etc., and is formed on a glass substrate l. 3 is a drain bus line, which is connected to a tart bus through an interlayer insulating film 4! ! a
It is formed on the glass substrate l so as to intersect with 2.

6はゲートバス線の末端部をもって構成されるゲート電
極2aを覆って形成されるゲート絶縁11*5上に形成
されたシリコン動作層であり、7と8とはそれぞれドレ
イン電極とソース電極とであり、これらをもってシリコ
ン薄膜トランンスタが構成される。ドレイン電極7は、
ドレイン接続電極7bとスルーホール7aとを介してド
レインバス線3と接続され、ソース電極8はソース接続
電極8bをもって駆動電極9と接続される。
6 is a silicon operating layer formed on the gate insulator 11*5 formed to cover the gate electrode 2a constituted by the terminal end of the gate bus line, and 7 and 8 are a drain electrode and a source electrode, respectively. These constitute a silicon thin film transistor. The drain electrode 7 is
It is connected to the drain bus line 3 via the drain connection electrode 7b and the through hole 7a, and the source electrode 8 is connected to the drive electrode 9 via the source connection electrode 8b.

が振るシリコン薄膜トランジスタマトリックスを製造す
るには、従来、下記のようにしてなされていた。この製
造工程を説明する参照図において、図(a)は平面図で
あり、図(b)はそのA−A断面図である。
Conventionally, the fabrication of a silicon thin film transistor matrix has been carried out as follows. In the reference drawings for explaining this manufacturing process, figure (a) is a plan view, and figure (b) is its AA sectional view.

第3図(a)、(b)参照 ガラス基板l上に厚さ t、ooo人程度にモリブデン
、タングステン、チタン等よりなる膜を形成してこれを
幅30色m程度にパターニングしてゲートバス線2とゲ
ート電極2aとを形成する。このとき、ゲートパス線2
上にフォトレジスト残渣その他の塵等不測の物体が残置
される可能性が以外に大きい。
Figure 3 (a), (b) A film made of molybdenum, tungsten, titanium, etc. is formed on a reference glass substrate l to a thickness of about t, ooo, and this is patterned to a width of about 30 colors m to form a gate bus. A line 2 and a gate electrode 2a are formed. At this time, gate pass line 2
There is a greater possibility that unexpected objects such as photoresist residue or other dust may be left on top.

第4図(a)、(b)参照 全面に、厚さ3,000人程鹿の窒化シリコン膜10と
、厚さ 3,000人程鹿のシリコン膜11とを形成す
る。この窒化シリコン膜10の形成は、シラン(SiH
)とアンモニア(NH)と窒素(N2)との混合雰囲気
中でなすプラズマCVD法を使用して可能であり、シリ
コン膜11の形成は、シラン(SiH)と水素(N2)
またはアルゴン(A r)との混合雰囲気中でなすプラ
ズマCVD法を使用して可能である。
Referring to FIGS. 4(a) and 4(b), a silicon nitride film 10 with a thickness of about 3,000 thick and a silicon film 11 with a thickness of about 3,000 thick are formed on the entire surface. This silicon nitride film 10 is formed using silane (SiH).
), ammonia (NH), and nitrogen (N2), and the silicon film 11 can be formed using silane (SiH) and hydrogen (N2).
Alternatively, it is possible to use a plasma CVD method in a mixed atmosphere with argon (Ar).

たり、上記せる塵等不測の物体の存在により、この窒化
シリコン膜10とシリコン膜11との積層体にピンホー
ルが発生する確率が高く、しかも、ゲートパス線2上に
おいて上記の積層体10.11にピンホール12が発生
する確率が高い。
There is a high probability that pinholes will occur in the stacked body of the silicon nitride film 10 and the silicon film 11 due to the presence of unexpected objects such as the above-mentioned dust. There is a high probability that a pinhole 12 will occur.

第5図(a)、(b)参照 ゲート領域を挟んでソース・ドレイン電極を形成するた
め、ゲート電極2aに対応する領域にフォトレジスト膜
13を形成し、シリコン膜ll上に自然発生した自然発
生酸化膜(図示せず)を除去する。この工程はフッ酸と
フッ化アンモニウムとの混合水溶液である緩衝フッ酸溶
液を使用して可能であるが、ゲートバス線2上の領域に
おいて、窒化シリコン膜10とシリコン膜11との積層
体にピンホール12が存在すると、ピンホール12に対
応する領域において、ゲートバス線2が溶解切断され、
断線箇所+2aが発生する。
5(a), (b) In order to form source/drain electrodes across the reference gate region, a photoresist film 13 is formed in the region corresponding to the gate electrode 2a, and the natural Remove the generated oxide film (not shown). This step can be performed using a buffered hydrofluoric acid solution, which is a mixed aqueous solution of hydrofluoric acid and ammonium fluoride. When the pinhole 12 exists, the gate bus line 2 is melted and cut in the area corresponding to the pinhole 12.
A disconnection point +2a occurs.

第6図(a)、(b)参照 全面に、シリコン膜11が含有する不純物の導電型と同
一の導電型の不純物を数百ppm −1%含み厚さ−が
 300〜500人のシリコン膜14と、厚さ2.00
0人程鹿のアルミニウム膜15を形成する。
6(a) and (b) The entire surface of the silicon film 11 contains impurities of the same conductivity type as the impurity contained in the silicon film 11 by several hundred ppm -1% and has a thickness of 300 to 500 people. 14 and thickness 2.00
The aluminum film 15 is formed by about 0 people.

その後フォトレジスト膜13を溶解して、フォトレジス
ト膜13上のシリコン膜14とアルミニウム膜15とを
リフトオフして開口13aを形成する。
Thereafter, the photoresist film 13 is dissolved and the silicon film 14 and aluminum film 15 on the photoresist film 13 are lifted off to form an opening 13a.

第7図(a)、(b)参照 シリコン薄膜トランジスタ領域上にフォトレジストマス
ク18を形成した後、四フッ化炭素(CF4)を反応性
ガスとするドライエツチング法を使用して、フォトレジ
ストマスク1Bによっテ覆われていない領域から、ゲー
トバス線2とゲート電極2a以外のすべての膜を除去し
てゲート絶縁膜5と動作層6とドレイン電極7とソース
電極8とを残置形成する(シリコン膜14の一部はコン
タクト層として残置される)。
After forming a photoresist mask 18 on the silicon thin film transistor region (see FIGS. 7(a) and (b)), the photoresist mask 1B is etched using a dry etching method using carbon tetrafluoride (CF4) as a reactive gas. All films other than the gate bus line 2 and the gate electrode 2a are removed from the region not covered by the silicon oxide film, and the gate insulating film 5, the active layer 6, the drain electrode 7, and the source electrode 8 are left behind. A portion of the membrane 14 is left as a contact layer).

第2図(a)、(b)参照 レジストマスク16を除去した後、ドレイン電極7と接
続してドレイン接続電極7bを形成し、つりいて、ゲー
トバス線2とドレインノくス線との交叉領域に層間絶縁
膜4を形成した後、スルーホール7aを介してドレイン
接続電極7bと接続するようにドレインバス線3を形成
し、駆動電極9を形成し、ソース接続電極8bを形成し
て駆動電極9とソース電極8とを接続して完成する。
After removing the resist mask 16 (see FIGS. 2A and 2B), a drain connection electrode 7b is formed by connecting it to the drain electrode 7, and is stretched to form an intersection area between the gate bus line 2 and the drain nozzle line. After forming the interlayer insulating film 4, the drain bus line 3 is formed so as to be connected to the drain connection electrode 7b via the through hole 7a, the drive electrode 9 is formed, the source connection electrode 8b is formed, and the drive electrode 9 and source electrode 8 are connected to complete the process.

〔発明が解決しようとする問題点〕[Problem that the invention seeks to solve]

以上に述べた、従来技術に係るシリコン薄膜トランジス
タマトリックスの製造方法においては、ゲート絶縁膜を
形成するための窒化シリコン膜とトランジスタの動作層
を形成するためのシリコン膜とにピンホールが発生しや
すく、このピンホールが存在すると、トランジスタの動
作層をなすシリコン膜上に自然発生する自然発生酸化膜
の除去工程において、ピンホールの下にあるゲートバス
線が溶解されて断線し、製造歩留りが満足すべきもので
はないという欠点がある。
In the method for manufacturing a silicon thin film transistor matrix according to the conventional technology described above, pinholes are likely to occur in the silicon nitride film for forming the gate insulating film and the silicon film for forming the operating layer of the transistor. If this pinhole exists, the gate bus line under the pinhole will be dissolved and disconnected during the removal process of the naturally occurring oxide film that naturally occurs on the silicon film that forms the active layer of the transistor, and the manufacturing yield will not be satisfied. The drawback is that it is not a kimono.

〔問題点を解決するための手段〕[Means for solving problems]

本発明は、この欠点を解消して、もし、窒化シリコン膜
とトランジスタの動作層をなすシリコン膜にピンホール
が存在していても、その後の工程において、ゲートバス
線が断線することがなく、すぐれた製造歩留りを実現す
ることのできるシリコン薄膜トランジスタマトリックス
及びその製造方法を提供するものであり、その手段は、
複数本のゲートバス線と、該ゲートバス線と直交する複
数本のドレインバス線と、該ドレインバス線と前記ゲー
トバス線との交点に設けられ前記ゲートバス線と前記ド
レインバス線とそれぞれ接続されるゲートとドレインと
を有するシリコン薄膜トランジスタと、該シリコン薄膜
トランジスタのソースと接続される駆動電極とよりなる
シリコン薄膜トランジスタマトリックスにおいて、前記
ゲートバス線は、卑金属の薄膜とニッケルクローム、金
、または、白金の薄膜との積層体よりなることを特徴と
するシリコン薄膜トランジスタマトリックスと、ガラス
基板上に複数本のゲートバス線を形成し、該ゲートバス
線の末端部をゲート電極としてシリコン薄膜トランジス
タを形成し、該シリコン薄膜トランジスタのドレインと
接続し前記ゲートバス線と直交するドレインノくス線を
複数本形成し、前記シリコン薄膜トランジスタのソース
と接続して駆動電極を形成してなすシリコン薄膜トラン
ジスタマトリックスの製造方法におl、%て、前記複数
のゲートバス線は卑金属の薄膜とニッケルクローム、金
、または、白金の薄膜とを積層して形成することを特徴
とするシリコン薄膜トランジスタマトリックスの製造方
法とにある。
The present invention eliminates this drawback, and even if a pinhole exists in the silicon nitride film and the silicon film that forms the operating layer of the transistor, the gate bus line will not be disconnected in the subsequent process. The purpose of the present invention is to provide a silicon thin film transistor matrix and a method for manufacturing the same that can realize an excellent manufacturing yield, and the means thereof are as follows:
A plurality of gate bus lines, a plurality of drain bus lines orthogonal to the gate bus lines, and a plurality of drain bus lines provided at the intersections of the drain bus lines and the gate bus lines and connected to the gate bus lines and the drain bus lines, respectively. In a silicon thin film transistor matrix comprising a silicon thin film transistor having a gate and a drain, and a drive electrode connected to the source of the silicon thin film transistor, the gate bus line has a base metal thin film and a base metal thin film, nickel chrome, gold, or platinum. A silicon thin film transistor is formed by forming a plurality of gate bus lines on a glass substrate and a silicon thin film transistor matrix characterized by being a laminate with a thin film, and forming a silicon thin film transistor by using the end portion of the gate bus line as a gate electrode. A method for manufacturing a silicon thin film transistor matrix comprising forming a plurality of drain nozzle lines connected to the drain of a thin film transistor and perpendicular to the gate bus line, and forming a drive electrode by connecting to the source of the silicon thin film transistor. The method for manufacturing a silicon thin film transistor matrix is characterized in that the plurality of gate bus lines are formed by laminating a base metal thin film and a nickel chrome, gold, or platinum thin film.

〔作用〕[Effect]

本発明は、ゲートバス線の断線の原因が、その上層に偶
発的に発生するピンホールを介して侵入する緩衝フッ酸
溶液による溶解にある点に着目して、モリブデン、チタ
ン、タングステン等の卑金属の薄膜をもって形成される
ゲートノ<ス線に重ねて、ニッケルクローム、白金、金
等緩衝フッ酸溶液には溶解しにくい材料よりなる膜を形
成しておき、たとえ、その上層にピンホールが存在して
いても、ゲートバス線が断線することがなし1ようにし
たものである。
The present invention focuses on the fact that the cause of gate bus wire breakage is the dissolution of base metals such as molybdenum, titanium, and tungsten by a buffered hydrofluoric acid solution that enters through pinholes that occur accidentally in the upper layer. A film made of a material that is difficult to dissolve in a buffered hydrofluoric acid solution, such as nickel chromium, platinum, or gold, is formed on top of the gate wire formed with a thin film of Even if the gate bus line is disconnected, the gate bus line will not be disconnected.

〔実施例〕〔Example〕

以下、図面を参照しつ覧1本発明の一実施例に係るシリ
コン薄膜トランジスタマトリックス及びその製造方法に
ついてさらに説明する。以下の工程の説明に参照する図
において、図(a)図は平面図であり、図(b)はその
A−A断面図である。
DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS A silicon thin film transistor matrix and a method of manufacturing the same according to an embodiment of the present invention will be further described below with reference to the drawings. In the figures referred to in the description of the following steps, figure (a) is a plan view, and figure (b) is its AA sectional view.

第8図(a)、(b)参照 ガラス基板1上に、厚さ500人程度にモリブデン、チ
タン、タングステン等よりなる膜を形成し、つCいて厚
さ500人程度にニッケルクローム、白金、金等よりな
る膜を形成し、この二重層を幅30JL11程度にパタ
ーニングして、モリブデン、チタン、タングステン等の
膜21とニッケルクローム、白金、金等の膜22との二
重層よりなるゲートバス線24とゲート電極24aとを
形成する。
8(a), (b) A film made of molybdenum, titanium, tungsten, etc. is formed to a thickness of about 500 mm on the reference glass substrate 1, and then a film of nickel chrome, platinum, etc. is formed to a thickness of about 500 mm. A gate bus line consisting of a double layer of a film 21 of molybdenum, titanium, tungsten, etc. and a film 22 of nickel chrome, platinum, gold, etc. is formed by forming a film made of gold, etc., and patterning this double layer to a width of about 30JL11. 24 and a gate electrode 24a are formed.

このとき、ゲートバス線24上にフォトレジスト残渣そ
の他の塵等不測の物体が残置される可能性が大きいこと
は従来技術の場合と全く同一である。
At this time, there is a high possibility that unexpected objects such as photoresist residue or other dust will remain on the gate bus line 24, just as in the case of the prior art.

第9図(a)、(b)参照 全面に、厚さ 3,000人程麻の窒化シリコン膜lO
と、厚さ 3.000人程麻のシリコン膜11とを形成
する。この窒化シリコン膜lOの形成は、シラン(Si
H)とアンモニア(NH3)と窒素(N2)との混合雰
囲気中でなすプラズマCVD法を使用して可能であり、
シリコン膜11の形成は、シラン(SiH)と水素(N
2)またはアルボy(Ar)との混合雰囲気中でなすプ
ラズマCVD法を使用して可能である。
Refer to Figures 9(a) and (b) A silicon nitride film with a thickness of approximately 3,000 mm is applied over the entire surface.
Then, a silicon film 11 having a thickness of about 3,000 mm is formed. The formation of this silicon nitride film IO is performed using silane (Si).
H), ammonia (NH3), and nitrogen (N2) using a plasma CVD method in a mixed atmosphere,
The silicon film 11 is formed using silane (SiH) and hydrogen (N
2) Alternatively, it is possible to use a plasma CVD method in a mixed atmosphere with Arboy (Ar).

この窒化シリコン膜10とシリコン膜11との積層体に
ピンホール12が発生しやすいことは従来技術の場合と
同様である。
As in the case of the prior art, pinholes 12 are likely to occur in this stack of silicon nitride film 10 and silicon film 11.

第10図(a)、(b)参照 ゲート領域を挟んでソース・ドレイン電極を形成するた
め、ゲート電極24aに対応する領域にフォトレジスト
膜13を形成し、シリコン膜!!上に自然発生した自然
発生酸化膜(図示せず)を除去する。この工程はフッ酸
とフッ化アンモニウムとの混合水溶液である緩衝フッ酸
溶液を使用して可能である。
10(a), (b) To form source/drain electrodes across the reference gate region, a photoresist film 13 is formed in the region corresponding to the gate electrode 24a, and a silicon film is formed. ! A naturally occurring oxide film (not shown) naturally formed thereon is removed. This step is possible using a buffered hydrofluoric acid solution, which is a mixed aqueous solution of hydrofluoric acid and ammonium fluoride.

ところで、ゲートバス1i124とゲート電極24aと
は、緩衝フッ酸によっては溶解されないニッケルクロー
ム、白金、金等の膜22がモリブデン等の膜21の上に
積層されてなる二重層であるから、もし、先の工程にお
いて、窒化シリコン膜!Oとシリコン膜11との積層体
にピンホール12が存在していても、ゲートバス線24
が溶解されて断線することはない。
By the way, the gate bus 1i 124 and the gate electrode 24a are a double layer in which a film 22 of nickel chrome, platinum, gold, etc., which is not dissolved by buffered hydrofluoric acid, is laminated on a film 21 of molybdenum, etc., so if In the previous process, silicon nitride film! Even if a pinhole 12 exists in the stack of O and silicon film 11, the gate bus line 24
will not be melted and disconnected.

第11図参照 全面に、シリコン膜11が含有する不純物の導電型と同
一の導電型の不純物を数百ppm〜1%含み厚さが30
0〜500Aのシリコン膜14と、厚さ2.000人程
麻のアルミニウム膜15を形成する。
Referring to FIG. 11, the entire surface contains several hundred ppm to 1% of impurities of the same conductivity type as the impurities contained in the silicon film 11, and the thickness is 30 mm.
A silicon film 14 with a thickness of 0 to 500 A and an aluminum film 15 with a thickness of about 2,000 A are formed.

その後フォトレジスト膜13を溶解して、フォトレジス
ト膜!3上のシリコン膜14とアルミニウム膜15とを
リフトオフして開口13aを形成する。
After that, the photoresist film 13 is dissolved and the photoresist film is completed! The silicon film 14 and aluminum film 15 on 3 are lifted off to form an opening 13a.

第12図(a)、(b)参照 シリコン薄膜トランジスタ領域上にフォトレジストマス
ク1Bを形成した後、四フッ化炭素(CF4)を反応性
ガスとするドライエツチング法を使用して、フォトレジ
ストマスク1Bによって覆われていない領域から、ゲー
トバス線24とゲート電極24a以外のすべての膜を除
去してゲート絶縁膜5と動作層6とドレイン電極7とソ
ース電極8とを残置形成する(シリコン膜14の一部は
コンタクト層として残置される)。
After forming a photoresist mask 1B on the silicon thin film transistor region (see FIGS. 12(a) and 12(b)), the photoresist mask 1B is etched using a dry etching method using carbon tetrafluoride (CF4) as a reactive gas. All films other than the gate bus line 24 and the gate electrode 24a are removed from the region not covered by the silicon film 14, and the gate insulating film 5, the active layer 6, the drain electrode 7, and the source electrode 8 are left. (a portion of the contact layer is left as a contact layer).

第1図(a)、(b)参照 レジストマスク16を除去した後、ドレイン電極7と接
続してドレイン接続電極7bを形成し、つ(いて、ゲー
トバス線24とドレインバス線との交叉領域に層間絶縁
H4を形成した後、スルーホール7aを介してドレイン
接続電極7bと接続するようにドレインバス線3を形成
し、駆動電極9を形成し、ソース接続電極8bを形成し
て駆動電極9とソース電極8とを接続して、シリコン薄
膜トランジスタマトリックスを完成する。
After removing the reference resist mask 16 shown in FIGS. 1(a) and 1(b), a drain connection electrode 7b is formed by connecting to the drain electrode 7, and then the intersection area between the gate bus line 24 and the drain bus line is formed. After forming the interlayer insulation H4, the drain bus line 3 is formed so as to be connected to the drain connection electrode 7b via the through hole 7a, the drive electrode 9 is formed, the source connection electrode 8b is formed, and the drive electrode 9 is formed. and source electrode 8 are connected to complete a silicon thin film transistor matrix.

以上説明せる工程をもって製造したシリコン薄膜トラン
ジスタマトリックスは、工程中にそのゲートバス線が断
線することはないので製造歩留りが向上する。試作の結
果のよれば、従来40%程度であった歩留りが、本発明
においては、80%に向上した。
In the silicon thin film transistor matrix manufactured by the process described above, the gate bus line is not disconnected during the process, so that the manufacturing yield is improved. According to the results of trial production, the yield, which was conventionally about 40%, was improved to 80% in the present invention.

(発明の効果) 以上説明せるとおり、本発明によれば、もし。(Effect of the invention) As explained above, according to the present invention, if.

窒化シリコン膜とトランジスタの動作層を形成するため
のシリコン膜にピンホールが存在していても、その後の
工程において、ゲートバス線が断線することがなく、す
ぐれた製造歩留りを実現することのできるシリコン薄膜
トランジスタマトリックス及びその製造方法を提供する
ことができる。
Even if pinholes exist in the silicon nitride film and the silicon film used to form the active layer of the transistor, the gate bus line will not be disconnected in subsequent processes, achieving excellent manufacturing yields. A silicon thin film transistor matrix and a method for manufacturing the same can be provided.

【図面の簡単な説明】[Brief explanation of the drawing]

第1図(a)、(b)は、本発明の一実施例に係るシリ
コン薄膜トランジスタマトリックスの平面図とそのA−
A断面図である。第2図(a)、(b)は従来技術に係
るシリコン薄膜トランジスタマトリックスの平面図とそ
のA−A断面図である。第3図(a)、(b)〜第7図
(L)、(b)は、従来技術に係るシリコン薄膜トラン
ジスタマトリックスの主要製造工程完了後の基板の平面
図とそのA−A断面図である。第8図(a)、(b)〜
第12図(a)、(b)は、本発明の一実施例に係るシ
リコン薄膜トランジスタマトリックスの主要製造工程完
了後の基板の平面図とそのA−A断面図である。 1・・・ガラス基板、 2・ ・ ・ゲートバス線、 
2a・・拳ゲート電極、  3・ ・ ・ ドレインバ
ス線、 4・拳・層間絶縁膜、 5・・・ゲート絶縁膜
、 6・・・シリコン動作層、7・・・ドレイン電極、
  7a・・Φスルーホール、  7b・・・ドレイン
接続電極、  8・・・ソース電極、 8b・・・ソー
ス接続電極、9・・・駆動電極、 10・・・窒化シリ
コン膜、11−・・シリコン膜、 12−−−ピンホー
ル、12a・φΦ断線箇所、 13・・争フォトレジス
ト膜、 13a*・・開口、 14・・・高不純物濃度
シリコン膜、 15・・・アルミニウム膜。 16・・・フォトレジスト膜、 21・・φモリブデン
、チタン、タングステン等の膜、 22・・・ニッケル
クローム、白金、金等の膜、 24争・第1図 (a) (b) 第2図 (a) (b) (b) 第4図 (b) (b) 第8図 (b) 第9図 (b)
FIGS. 1(a) and 1(b) are a plan view of a silicon thin film transistor matrix according to an embodiment of the present invention and its A-
It is an A sectional view. FIGS. 2(a) and 2(b) are a plan view and an AA sectional view of a silicon thin film transistor matrix according to the prior art. 3(a), (b) to FIG. 7(L), (b) are a plan view of a substrate after completion of the main manufacturing process of a silicon thin film transistor matrix according to the prior art and its AA sectional view. . Figure 8 (a), (b) ~
FIGS. 12(a) and 12(b) are a plan view and a sectional view taken along line AA of the substrate after completion of the main manufacturing process of a silicon thin film transistor matrix according to an embodiment of the present invention. 1... Glass substrate, 2... Gate bus line,
2a... Fist gate electrode, 3... Drain bus line, 4... Fist/interlayer insulating film, 5... Gate insulating film, 6... Silicon operating layer, 7... Drain electrode,
7a...φ through hole, 7b...Drain connection electrode, 8...Source electrode, 8b...Source connection electrode, 9...Drive electrode, 10...Silicon nitride film, 11-...Silicon Film, 12--Pinhole, 12a/φΦ disconnection location, 13... Photoresist film, 13a*... Opening, 14... High impurity concentration silicon film, 15... Aluminum film. 16... Photoresist film, 21... Film of φ molybdenum, titanium, tungsten, etc., 22... Film of nickel chrome, platinum, gold, etc., 24. Figure 1 (a) (b) Figure 2 (a) (b) (b) Figure 4 (b) (b) Figure 8 (b) Figure 9 (b)

Claims (2)

【特許請求の範囲】[Claims] (1)複数本のゲートバス線と、該ゲートバス線と直交
する複数本のドレインバス線と、該ドレインバス線と前
記ゲートバス線との交点に設けられ前記ゲートバス線と
前記ドレインバス線とそれぞれ接続されるゲートとドレ
インとを有するシリコン薄膜トランジスタと、該シリコ
ン薄膜トランジスタのソースと接続される駆動電極とよ
りなるシリコン薄膜トランジスタマトリックスにおいて
、前記ゲートバス線は、卑金属の薄膜とニッケルクロー
ム、金、または、白金の薄膜との積層体よりなることを
特徴とするシリコン薄膜トランジスタマトリックス。
(1) A plurality of gate bus lines, a plurality of drain bus lines orthogonal to the gate bus lines, and the gate bus line and the drain bus line provided at the intersection of the drain bus line and the gate bus line. In a silicon thin film transistor matrix comprising a silicon thin film transistor having a gate and a drain connected to each other, and a drive electrode connected to the source of the silicon thin film transistor, the gate bus line is made of a base metal thin film, nickel chrome, gold, or , a silicon thin film transistor matrix comprising a laminate with a platinum thin film.
(2)ガラス基板上に複数木のゲートバス線を形成し、
該ゲートバス線の末端部をゲート電極としてシリコン薄
膜トランジスタを形成し、該シリコン薄膜トランジスタ
のドレインと接続し前記ゲートバス線と直交するドレイ
ンバス線を複数本形成し、前記シリコン薄膜トランジス
タのソースと接続して駆動電極を形成してなすシリコン
薄膜トランジスタマトリックスの製造方法において、前
記複数のゲートバス線は卑金属の薄膜とニッケルクロー
ム、金、または、白金の薄膜とを積層して形成すること
を特徴とするシリコン薄膜トランジスタマトリックスの
製造方法。
(2) Forming multiple tree gate bus lines on a glass substrate,
A silicon thin film transistor is formed using an end portion of the gate bus line as a gate electrode, and a plurality of drain bus lines are connected to the drain of the silicon thin film transistor and orthogonal to the gate bus line, and are connected to the source of the silicon thin film transistor. A method of manufacturing a silicon thin film transistor matrix by forming a drive electrode, wherein the plurality of gate bus lines are formed by laminating a base metal thin film and a nickel chrome, gold, or platinum thin film. Method of manufacturing the matrix.
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