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JPS61133453A - Memory controller - Google Patents

Memory controller

Info

Publication number
JPS61133453A
JPS61133453A JP25360884A JP25360884A JPS61133453A JP S61133453 A JPS61133453 A JP S61133453A JP 25360884 A JP25360884 A JP 25360884A JP 25360884 A JP25360884 A JP 25360884A JP S61133453 A JPS61133453 A JP S61133453A
Authority
JP
Japan
Prior art keywords
memory
units
address
central processing
unit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP25360884A
Other languages
Japanese (ja)
Inventor
Masanobu Inoue
井上 政信
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP25360884A priority Critical patent/JPS61133453A/en
Publication of JPS61133453A publication Critical patent/JPS61133453A/en
Pending legal-status Critical Current

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Abstract

PURPOSE:To attain high reliability of the system by constituting the system that duplicated write is attained in the unit iof memory unit through the setting to a floating address register. CONSTITUTION:An address number designated by a program corresponds to a memory unit number and when central processing units 4, 5 and input/output processors 6, 7 access memory devices 1, 2, a floating address register 31 to convert the address number into the memory unit number is provided in a memory controller 3. At the memory access from the central processing units 4, 5, a real address transmitted from the units 4, 5 is converted into the memory unit number by the floating address register 31 and the access is executed for the memory unit. The floating address register 31 consists of entries having a number equal to the maximum number of memory constitution units and corresponds the address number as an address to each entry.

Description

【発明の詳細な説明】 (産業上の利用分野) 本発明は一対のメモリ装置の一部分のみに2重書きを行
い、池の領域を個別のメモリ領域として使用するメモリ
制御装置に関する。
DETAILED DESCRIPTION OF THE INVENTION (Field of Industrial Application) The present invention relates to a memory control device that performs double writing on only a portion of a pair of memory devices and uses a pool area as an individual memory area.

(従来の技術) 従来から計算機システムの信頼度を向上させる方法とし
て、デュプレックスシステムやマルチプロセサシステム
が採用されてきた。
(Prior Art) Duplex systems and multiprocessor systems have traditionally been employed as methods for improving the reliability of computer systems.

同一のオペレーティングシステムの配下で複数のプロセ
サを動作するような密結合のマルチプロセサシステムに
おいて、信頼度を向上させる方法として、従来から以下
に説明するような技術が採用されてきた。マルチプロセ
サを構成する装置のうちで中央処理装置の故障について
は、まず命令再試行のような再試行処理を行うことがで
きる間欠的な障害であれば、その中央処浮装置−ヒで救
済して処理を′dj!A続する。また、固定的な障害の
場合で再試行が失敗した場合には、故障時の中央処理装
置の状態を他の正常な中央処理装置に移して再試行させ
るプロセサIJ IJ +フを実行すれば、上記の失敗
を救済することは可能である。
BACKGROUND ART Conventionally, as a method for improving reliability in a tightly coupled multiprocessor system in which a plurality of processors operate under the same operating system, techniques such as those described below have been employed. When a failure occurs in the central processing unit of a device that makes up a multiprocessor, first of all, if the failure is an intermittent failure that can perform retry processing such as instruction retry, the central processing unit should be used to repair the failure. Processing 'dj! A Continue. In addition, if the retry fails due to a fixed failure, if you execute the processor IJ IJ +f to transfer the state of the central processing unit at the time of the failure to another normal central processing unit and retry, It is possible to remedy the above failure.

いっぽう、入出力装置dとの間で入出力転送料mを行う
入出力再試行ICの障害に〉いては、障害を起した袈置
土でまず再試行を行い、もしそれが失敗すれば他の正常
な入出力処理装置の入出力インターフェースを使用して
入出力再試行を行うことにより救うことができる。この
ようにマルチプロセサシステムにおいては中央処理装置
や入出力処理装置の故障が発生しても、池の処理装置に
切替えて処理を継続することができるため、装置の故障
によりシステムがダウンすることはほとんどない。
On the other hand, in the case of a failure of the input/output retry IC that performs the input/output transfer fee m between the input/output device d, a retry is first performed at the faulty base, and if that fails, the other This can be saved by retrying the I/O using the I/O interface of the normal I/O processor. In this way, in a multiprocessor system, even if a failure occurs in the central processing unit or input/output processing unit, processing can be continued by switching to the central processing unit, so system failures due to equipment failure are rare. do not have.

主記憶装置のメモリ系のノヘードウエアが故障した場合
にはデータが失われることKなり、失われたデータが個
々のジョブに関連するものであれは該当するジョブだけ
をアボートしてシステムの運転を継続することができる
。しかし、オペレーティングシステムの中核的な処理に
関係するメモリ部であれば、システムダウンとならざる
を得なかった。このようにマルチプロセサシステムによ
り高信頼度システムを実現する場合には、メモリ系の信
幀度が最大の問題となっている。
If the memory hardware of the main storage device fails, data will be lost.If the lost data is related to an individual job, only that job will be aborted and the system will continue to operate. can do. However, if the memory section involved the core processing of the operating system, the system would inevitably go down. When realizing a highly reliable system using a multiprocessor system as described above, the reliability of the memory system is the biggest problem.

斯かる問題を解決するひとつの方法としてメモリ装置を
2台準備して両メモリ装置に同一データを書込み、メモ
リリード時には両メモリの内容を読出し、いっぽうのメ
モリで障害が発生しても他の正常にデータを格納できる
メモリと2重書きを行う方法が実用化されている。
One way to solve this problem is to prepare two memory devices, write the same data to both memory devices, and read the contents of both memories when reading memory, so that even if one memory fails, the other memory is normal. Memories that can store data and methods for double writing have been put into practical use.

(発明が解決しようとする問題点) しかし、上記の場合にはメモリ装置としては2倍のハー
ドウェアが必要となり、原価増を招くと共にメモリの最
大容量も実際の実装サイズの半分しか使用できないと云
う欠点があつ念。
(Problem to be solved by the invention) However, in the above case, the memory device requires twice as much hardware, which increases the cost and also means that the maximum memory capacity can only be used by half of the actual implementation size. I'm sorry for the drawbacks mentioned above.

本発明の目的は、2台のメモリ装置の部分的なメモリ領
域に対してのみ2重書きを行い、池の領域は個別のメモ
リ領域として使用できるようにして上記欠点を除去し、
メモ1月竜害によりシステムダウンと々る中核処理のメ
モリ領域のみに2重書きを行い、障害となってもジョブ
アボートで済む各ジョブ領域を1重書きとすることによ
ってメモリを有効に使用でき、且つ、メモリ障害でもシ
ステムダウンが発生しないように構成したメモリ制御装
置を提供することにある。
An object of the present invention is to eliminate the above-mentioned drawbacks by performing double writing only on partial memory areas of two memory devices and allowing the pool area to be used as an individual memory area.
MemoIn January, the system went down due to a tornado damage.Memory can be used effectively by performing double writing only in the memory area of the core processing, and by writing singlely in each job area where the job can be aborted even if a failure occurs. Another object of the present invention is to provide a memory control device configured so that a system failure does not occur even in the event of a memory failure.

(問題点を解決するための−a段) 本発明によるメモリ制御装置は複数の中央処理装置、お
よび複数の入出力処理袋ψに接続されると共に、複数の
メモリ構成単位から成る一対のメモリ裟1〃に接続され
たものであり、浮動アドレスレジスタを含むものである
(Step-a for Solving the Problems) A memory control device according to the present invention is connected to a plurality of central processing units and a plurality of input/output processing bags ψ, and is connected to a pair of memory units composed of a plurality of memory configuration units. 1 and contains a floating address register.

浮動アドレスレジスタは、メモリ構成単位ごとに榎政の
中央処理装置ならびに慢攻の入出力処理装置からの実メ
モリアドレスを一対のメモリ装置上の物理アドレスに変
換するに際して、ひとつの実メモリアドレスを異なるメ
モリ装置上の1数のメモリ構成単位に対応づけて2重書
きモードを任意に指定し、2重書きモードを上記指定さ
れたメモリ構成単位でアクセスする場合には、指定され
た一対のメモリ装置のメモリ構成単位にアクセス要求を
同時に送出し、応答に従って正常なデータを選択してア
クセス要求元に応答させるためのものである。
The floating address register is used to convert one real memory address to a different physical address on a pair of memory devices when converting the real memory address from the central processing unit and the slow input/output processing unit to a physical address on a pair of memory devices for each memory configuration unit. If the dual write mode is arbitrarily specified in association with one memory configuration unit on a memory device, and the double write mode is accessed using the specified memory configuration unit, the specified pair of memory devices This is to simultaneously send access requests to the memory configuration units of , select normal data according to the response, and have the access request source respond.

(実施例) 次に、本発明について図面を参照して詳細に説明する。(Example) Next, the present invention will be explained in detail with reference to the drawings.

第1図は1本発明によるメモリ制御装置の一実施例を関
連装置と共に示すブロック図である。
FIG. 1 is a block diagram showing an embodiment of a memory control device according to the present invention together with related devices.

第1図において、1.2はそれぞれメモリ装置。In FIG. 1, 1 and 2 are memory devices, respectively.

3はメモリ制御装置、4.5はそれぞれ中央処理装置、
6.7は入出力処理装置、11〜14゜21〜24はそ
れぞれメモリユニット、10.20はそれぞれメモリ制
御部、31は浮動アドレスレジスタである。
3 is a memory control unit, 4.5 is a central processing unit,
6.7 is an input/output processing unit, 11 to 14 and 21 to 24 are memory units, 10.20 is a memory control unit, and 31 is a floating address register.

本発明の一実施例を示す第1図において、中央処理装置
4,5、ならびに入出力処理装置6゜7はメモリ側倒装
置3を介してメモリ装置l。
In FIG. 1 showing an embodiment of the present invention, central processing units 4 and 5 and input/output processing units 6 and 7 are connected to a memory device l via a memory side device 3.

2をアクセスする。各メモリ@彦1 、2はそれぞれ複
数のメモリ構成単位であるメモリユニット11〜14.
21〜24から成る。各メモリユニットはメモリ装置に
共通なメモリ制御部10.20を介して制御される。各
メモリユニットは組込みや切離しなどの制御単位に構成
されており。
Access 2. Each memory @Hiko1, 2 is a plurality of memory units 11 to 14, respectively.
It consists of 21 to 24. Each memory unit is controlled via a memory controller 10.20 common to the memory devices. Each memory unit is configured into control units such as built-in and detached units.

各メモリユニットには実装位置にろじて物理的に付与さ
れ念メモリユニット番号のほかにプログラムから実アド
レスによって別当てられたアドレス番号が定義されてい
る。
In addition to the memory unit number physically assigned to each memory unit according to its mounting location, an address number assigned by the program using a real address is defined.

プログラムによって指定されたアドレス番号をメモリユ
ニット番号に対応づけ、中央処理装置#4.5、および
入出力処理装置t6 、7からメモリ装置t1.2をア
クセスする時には、そのアドレス番号をメモリユニット
番号に変換するための浮0アドレスレジスタ31をメモ
リ制御装置3の内部に備えている。中央処理装置4,5
からのメモリアクセス時に中央処理装fi4.5から送
られてきた実アドレスは浮動アドレスレジスタ31によ
りメモリユニット番号に変換され、そのメモリユニット
に対してアクセスが実行される。
The address number specified by the program is associated with the memory unit number, and when accessing the memory device t1.2 from the central processing unit #4.5 and input/output processing units t6 and 7, the address number is set as the memory unit number. A floating 0 address register 31 for conversion is provided inside the memory control device 3. Central processing unit 4, 5
The real address sent from the central processing unit fi4.5 when accessing the memory from is converted into a memory unit number by the floating address register 31, and access is executed to that memory unit.

浮動アドレスレジスタ31はメモリ構成単位の最大数に
等しいエントリから成り、アドレス番号ヲ各エントリの
アドレスとして対応づけている。第2図は、各エントリ
のフォーマットを示す説明図である。、第2図において
34は有効ビットであり、有効ビットが論理” l”の
時には該当するアドレス番号に対応するメモリユニット
が有効である。35は2重書きモードビットであり、2
重書きモードピットが論理″″1#の時にはメモリ装置
1.2上のメモリユニット、すなわち2つのメモリユニ
ットが該当アドレス番号に対応して割付けられ、2重書
きが行われる。
The floating address register 31 consists of entries equal to the maximum number of memory constituent units, and the address number is associated with each entry as an address. FIG. 2 is an explanatory diagram showing the format of each entry. In FIG. 2, 34 is a valid bit, and when the valid bit is logic "1", the memory unit corresponding to the corresponding address number is valid. 35 is the double write mode bit, 2
When the overwrite mode pit is at logic ``1#'', the memory units on the memory device 1.2, that is, two memory units are allocated corresponding to the corresponding address number, and double write is performed.

36.37はそれぞれ上記において設定されるメモ景 す装置番号とメモリユニット番号とを与えるビットであ
る。従って上記の2重書きを指定した時には、ピッ) 
36 、37のメモリ装置番号は相互に異なつ念メモリ
傳渭を設定するように指定しなけれは彦らない。
36 and 37 are bits giving the memo display device number and memory unit number respectively set above. Therefore, when specifying the above double writing, a beep)
Since the memory device numbers 36 and 37 are different from each other, it is necessary to designate the memory device numbers 36 and 37 to set different memory devices.

ビット35カ論理@0”の場合には、そのメモリ裟装置
番号とメモリユニット番号とはビット36に設定されて
いる。メモリアクセス時にビット35が論理“1sで2
重書きを示している時には、ビット36で示されるメモ
リユニットと、ビット37で示されるメモIJ s−ニ
ットとの両方に対して同時にアクセスが発行される。
If bit 35 is logic @0, the memory device number and memory unit number are set to bit 36. When accessing the memory, bit 35 is logic "2 in 1s".
When indicating an overwrite, access is issued to both the memory unit indicated by bit 36 and the memory IJ s-nit indicated by bit 37 at the same time.

メモリアクセスがリードアクセスである場合には、メモ
リ装置1.2から読出されたリードデータはメモリ制御
部#3によってチェックされる。いずれのデータも正常
であってメモリ装置からのエラーを報告しなかった場合
には、メモリ装[1の内容が選択されてアクセス要求装
置に送出される。いずれか一方のデータでエラーが噴出
されたことがメモリ装置からエラー報告によって伝えら
れた場合には、正常な方のデータを通常どうりに要求装
置に送出すると共に診断制御部に対してエラーが発生し
たことを報告する。診断制御部では上2障害の状態によ
秒障害の発生した側のメモリユニットを切離すように浮
動アドレスレジスタ31の内容を書換える。
When the memory access is a read access, the read data read from the memory device 1.2 is checked by the memory control unit #3. If all data are normal and no error is reported from the memory device, the contents of memory device [1 are selected and sent to the access requesting device. If the memory device reports that an error occurred in one of the data, the normal data is sent to the requesting device as usual, and the error is sent to the diagnostic control unit. Report what happened. The diagnostic control section rewrites the contents of the floating address register 31 so as to disconnect the memory unit on the side where the second fault has occurred depending on the above two fault states.

例えば、メモリ装置llのメモリユニット11とメモリ
装ft2のメモリユニット21との間で2重書きを行っ
ている場合にメモリユニット21の側でエラーが発生し
たものと仮定しよう。この場合にハ、 f!動子アドレ
スレジスタ31アドレス番号に相当するエントリのビッ
ト35は論理゛1″から論理゛0″に変更され、正常な
メモリユニット11の書込みをビット36に設定する。
For example, let us assume that when double writing is being performed between the memory unit 11 of the memory device 11 and the memory unit 21 of the memory device ft2, an error occurs on the memory unit 21 side. In this case, f! Bit 35 of the entry corresponding to the mobile address register 31 address number is changed from logic "1" to logic "0", setting bit 36 to indicate normal memory unit 11 writing.

メモリライトアクセスの場合に、そのアクセスに対して
エラーの報告がメモリ装置から送出されると、上記と同
様に浮動アドレスレジスタ31の内容を書換えて正常側
のメモリユニットを残した1重書きモードに変更する。
In the case of memory write access, if an error report is sent from the memory device in response to that access, the contents of the floating address register 31 are rewritten in the same way as above, and the memory unit on the normal side remains in single write mode. change.

また、上記切替えを行った時には診断制御部からサービ
スプロセサへエラーが報告されるが、斯かる動作は本発
明とは直接的に関係がないので省略する。
Further, when the above switching is performed, an error is reported from the diagnostic control section to the service processor, but since such operation is not directly related to the present invention, it will be omitted.

斯かるように2重書きモードが指定されているアドレス
番号については、2つのメモリユニットに対して2重書
きが行われる。2重書きの一方で障害によるエラーが発
生しても、そのメモリユニットを切離すのみで、該当す
るアクセスの要求元プロセサに対しては正常な応答を基
ビット35が論理10”で1重書きモードのアドレス番
号に対するメモリユニットで障害が発生した時には、ア
クセスを要求したプロセサに対してエラーが報告され、
要求元プロセサによる障害部f!Jが行われる。
For address numbers for which the double write mode is designated in this manner, double writing is performed in two memory units. Even if an error occurs due to a failure during double writing, the memory unit is simply disconnected and a normal response is sent to the processor requesting the access.Bit 35 is set to logic 10'' and single write is performed. When a failure occurs in the memory unit for a mode address number, an error is reported to the processor requesting access;
Failure part f! by requesting processor J is performed.

斯かる障害処理では一般的に、中央処理装置。Such failure handling typically involves a central processing unit.

1+は入出力処理装置によって再試行を実行し、再試行
が失敗に終つ九場合釦はソフトウェアにより復帰を実行
することになる。
1+ will cause a retry to be performed by the input/output processing unit, and if the retry fails, the 9 button will cause a return to be performed by the software.

従って、浮動アドレスレジスタ31へ初期設定を行う場
合には、メモリ障害によりシステムダウンとなるような
中核部については2!t#きモードトシ、システムダウ
ンとならないような処理部では1重書きモードとなるよ
うにメモリユニットの割付けを行えばよい。
Therefore, when initializing the floating address register 31, 2! In the t# mode, memory units may be allocated so that the single write mode is used in a processing unit that does not cause the system to go down.

(発明の効果) 本発明は以上説明したように、浮動アドレスレジスタへ
の設定によりメモリユニット単位で2重書きができるよ
うにして、メモリ障害にようシステムダウンとなるよう
なメモリの中核部を2重書きとし、それ以外のメモリ部
分を1重書きとすることができ、メモリ利用効率が向上
して全メモリ容置の削減を最少限にとどめ、メモリーI
ii害が発生してもシステムダウンとなることがないよ
うにシステムを高信頼化できると云う効果がある。
(Effects of the Invention) As explained above, the present invention enables double writing in each memory unit by setting the floating address register, thereby eliminating the need to double write the core part of the memory that would cause a system down due to a memory failure. It is possible to perform multiple writing and single writing for other memory parts, improving memory usage efficiency, minimizing reduction in total memory capacity, and reducing memory I/O.
ii) This has the effect of making the system highly reliable so that it will not go down even if something goes wrong.

【図面の簡単な説明】[Brief explanation of the drawing]

第1図は、本発明によるメモリ制御装置の一実施例を関
連装着と共に示すブロック図である。 第2図は、第1図に示した浮動アドレスレジ□( スタの内容のフォーマットを示す説明図である。 1.2・・・メモリ装置13・・・メモリ制御装置4.
5・・・中央処1装置 6.7・・・入出力処理装置 10 、20・・・メモリ制御部 11〜14.21〜24・・・メモリユニット31・・
・浮動アドレスレジスタ 1G(7、102、110〜113・・・信号線34〜
37・・・ビットエリア
FIG. 1 is a block diagram illustrating one embodiment of a memory control device according to the present invention, along with associated installations. FIG. 2 is an explanatory diagram showing the format of the contents of the floating address register shown in FIG. 1. 1.2...Memory device 13...Memory control device 4.
5...Central processing unit 1 device 6.7...I/O processing device 10, 20...Memory control section 11-14.21-24...Memory unit 31...
・Floating address register 1G (7, 102, 110-113... signal line 34-
37...Bit area

Claims (1)

【特許請求の範囲】[Claims] 複数の中央処理装置および複数の入出力処理装置に接続
されると共に、複数のメモリ構成単位から成る一対のメ
モリ装置に接続されていて前記一対のメモリ装置の2重
書きを制御するためのメモリ制御装置であって、前記メ
モリ構成単位ごとに前記複数の中央処理装置ならびに前
記複数の入出力処理装置からの実メモリアドレスを前記
一対のメモリ装置上の物理アドレスに変換するに際して
、ひとつの実メモリアドレスを異なるメモリ装置上の複
数のメモリ構成単位に対応づけて2重書きモードを任意
に指定し、前記2重書きモードを前記指定されたメモリ
構成単位でアクセスする場合には前記指定された一対の
メモリ装置のメモリ構成単位にアクセス要求を同時に送
出し、応答に従って正常なデーータを選択してアクセス
要求元に応答させるための浮動アドレスレジスタ手段を
具備して構成したことを特徴とするメモリ制御装置。
A memory control device connected to a plurality of central processing units and a plurality of input/output processing units, and connected to a pair of memory devices comprising a plurality of memory configuration units, for controlling double writing of the pair of memory devices. the device, in converting real memory addresses from the plurality of central processing units and the plurality of input/output processing units into physical addresses on the pair of memory devices for each of the memory configuration units; is associated with a plurality of memory constituent units on different memory devices, and a double write mode is arbitrarily specified, and when the double write mode is accessed by the specified memory constituent unit, the specified pair of memory constituent units are A memory control device comprising floating address register means for simultaneously sending access requests to memory constituent units of a memory device, selecting normal data according to the response, and making the access request source respond by selecting normal data.
JP25360884A 1984-11-30 1984-11-30 Memory controller Pending JPS61133453A (en)

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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