JPS6076360A - 感熱記録装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、信頼度が高く低価格で而も高速記録の可能な
サーマルヘッドに関する。

ｆ　−−ｒルヘッドは、記録素子である発熱抵抗体を一
列に多数並べ、これらの発熱抵抗体を選択的に通電発熱
させて感熱記録紙に印字記録するものである。このサー
マルヘッドを用いたファクシ電り装置は、価格が安く保
守運用費が少なく、而も画像情報を高品質で印字記録で
きるために、ここ数年来急速に普及してきている。

このサーマルヘッドは、例えば第１図に示す構成図によ
り形成されている。ここで、１は感熱記録用の発熱抵抗
体であシ、例えば８本１ｆｉの密度で配置されたＡ４判
相当のサーマルヘッドの場合は、合計１７２８本の抵抗
体が一列にヘッド基板上に並設される。これらの発熱抵
抗体１の各一端は各部電源２の一端に共通接続され、各
他端は発熱抵抗体１と同数の駆動回路３をそれぞれ介し
て電源２の他端に接続されている。

駆動回路３はスイッチング素子を主体として構成され、
ラッチ回路を介して並列に供給される記録信号と、出力
制御信号４を介して入力される出力許可信号り、との一
致出力によって各スイッチング素子がオン動作し、各々
発熱抵抗体１に個別に通電を行なう。

５は記録信号入力端子であり、ことばは例えば１ライン
ＩＪ）１７２８ビツトの白黒２値のファクタＢ）画像信
号等の一連の記録信号が直列に入力される。この記録信
号は、タイミング制御端子６から入力されるタイオング
信号８．によって制御されるＡＮＤゲート７およびＯＲ
ゲート８を順次介して、第１の記憶回路であるシフトレ
ジスタ９に入力される。このシフトレジスタ９は１７２
８ビツトの容量を有し、クロック入力端子１０から入力
されるクロック信号Ｃｐによシ、入力された記録信号を
順次右方に転送して１ライン分記憶する。シフトレジス
タ９の内容は並列に出力され、１７２８個のラッチ回路
１１にラッチ制御端子１２へのラッチトリが信号Ｔｔ、
のタイミングで移される。

しかしこの方法によるサーマルヘッドにおいては、同じ
発裂抵抗体に対応する記録信号が２ライン以上連続して
有意情報（黒情報）の場合、つまシ同じ発熱抵抗体に数
２イン連続して通電を行なった場合には、その発熱抵抗
体は熱の蓄積による過熱状態によって記録印字の濃度を
異常に高めたり、あるいは発熱抵抗体自体が破壊するお
それがあった。

そこで異常印字記録あるいは抵抗体の破壊を防止するた
めに種々の対策が考えられている。その一つに駆動回路
に供給される現時点での一連の記録信号と、１時刻前の
記搬信号との情報を相対応するビット毎に比較し、その
比較結果に応じて駆動回路による発熱抵抗体への通電時
間を制御する方式がある。これは以下の方法によって実
現することができる。

すなわち、シフトレジスタ９の内容を右端の終段から直
列に読出し、タイミング制御端子１３から入力されるタ
イミング信号Ｓ鵞によって制御されるＡＮＤゲート１４
を介して、第２の記憶回路であるもう一つのシフトレジ
スタ１５に入力する。

このシフトレジスタ１５はシフトレジスタ９と同じ１７
２８ビツトの容量を有し、タイ２ング信号Ｓｍによって
制御されるＡＮＤゲート２１を介して入力されるクロッ
ク信号により、入力された記録信号を順次右方に転送し
て記憶する。

シフトレジスタ１５の内容は右端の終段から直列に読出
されて、比較回路１６でシフトレジスタ９から直列に読
出された記録信号と比較される。

この比較回路１６は、シフトレジスタ１５の直列出力を
反転するインバータ１７およびこのインバータ１７の出
力とシフトレジスタ９の直列出力との一致信号を得るＡ
ＮＤゲート１８で構成される。

そして、この比較回路１６の出力はタイヤング信号Ｓ、
のインバータ１９による反転信号で制御されるＡＮＤゲ
ート２０およびＯＲゲート８を順次介して、シフトレジ
スタ９に置換データとして入力される。

５− このようにして各発熱抵抗体に連続して通電を行なわせ
る場合には、連続せずに通電を行なう場合よシも通電時
間を短かくする制御が可能となる。

しかし、この方式は発熱抵抗体本数に相当する駆動回路
またはスイッチング素子を必要とした。

これらのスイッチング素子は３２素子をもりて１個のＬ
ＳＩに形成され、ワイヤボンディング等の手段により、
１素子毎に対応する発熱抵抗体に接続される。従って、
１７２８本の発熱抵抗体が形成されているサーマルヘッ
ドの場合には５４個のＬＳＩと、少なくとも１７２８本
のワイヤボンディング数わ必要とした。製造されるサー
マルヘッドの信頼度はワイヤポンディング数に反比例す
るために、ワイヤボンディング数が多い従来のサーマル
ヘッドは信頼度の低いものとなることは避けられなかっ
た。を九所要とするＬ８Ｉの数量が５４個と多いことは
、サーマルヘッドの価格低減に対する障害となっていた
。

これらの点は、より高い解像度の画像を必要とする場合
に顕著となった。すなわち、現在の８本６− ／Ｈの解像度から１２本／　ｍｕあるいは１６本／酊の
解像度になると、所要とするワイヤボンディング数はＡ
４判相当の場合に、それぞれ２５６０本あるいは３４５
６本となるものであった。また所要とするＬＳＩ数はそ
れぞれ８０個あるいは１０８個となるものであった。そ
れ故、製造されるサーマルヘッドは信頼度の保障が事実
上不可能になり而も高価とならざるを得なかった。

従って本発明は、所要とするＬＳＩ数およびワイヤボン
ディング本数を従来の半分以下とするこができ、しかも
印字濃度を均一に制御することができるサーマルヘッド
を提供することにあシ、低置で而も高信頼度のサーマル
ヘッドを提供するととｋある。

本発明は、駆動回路に接続される発熱抵抗体数を複数と
し、記録信号情報を記憶する記憶回路を前記発熱体数よ
りも１つ以上多い個数設け、現時点で記録すべき記録信
号情報と、前記発熱体本数前の記録信号情報とを比較す
る比較回路を設けることＶＣ特徴がある。

以下第２図を参照して本発明の詳細な説明する。

３１は発熱抵抗体であり１例えは８本／酩の解像度のＡ
４版相当のサーマルヘッドの場合、１７２８本が一列に
ヘッド基板上に並設される。この内半数の８６４本がａ
端子に共通接続され、残〕半数の抵抗体が共通にｂ端子
に接続される。ａ端子及びｂ端子は外部電源３２の一端
にスイッチ機構ＳＷを通して交互に接続される。ａ端子
及びｂ端子に接続された１対の発熱抵抗体の他端は共通
に単一の駆動回路に接続される。従って駆動回路３３と
しては従来の半分８６４個が必要となり、画然ながら所
要とするワイヤボンディング数は生滅する。これらの駆
動回路を介した発熱抵抗体の他端は［源３２の他端に共
通に接続される。

３５は記録信号入力端子であり、ここには例えはａ端子
忙接続された発熱抵抗体に相当する８６４ビツトの画像
信号等の一連の記録信号を直列に入力する。次に所定の
時刻後にｂ端子に接続された発熱抵抗体に相当する８６
４ビツトの記録信号を直列に入力する。以下この繰シ返
しを行なう。これらの記録信号は、タイミング制御信号
端子３６から入力されるタインング信号Ｓによって制御
されるＡＮＤゲート３７を介してシフトレジスタ３８に
入力される。このシフトレジスタは８６４ビツトの容量
を有し、りｐツク入力端子３９から入力されるクロック
信号ｃＰによシ、入力された記録信号を順次右方に転送
して、記録信号をインバータ４０を介して外部に読出す
。

１ラインの半分の記録信号（例えばａ端子に接続された
発熱抵抗に相当する記録信号）を収容したシフトレジス
タ３８の内容は並列に出力され、８６４ビツトに相当す
る回路で構成された第１のラッチ回路４１にラッチ制御
端子４２の２ツテトリがＴ、のタイミングで移される。

ラッチ回路４１の内容は、ラッチ制御端子４４のラッチ
トリがＴ。

のタイミングで、第２のラッチ回路４３に並列に転送さ
れる。同様に、ラッチ回路４３の内容は、ラッチ制御端
子４６のラッチトリが１口のタイミングで、第３のラッ
チ回路４５に転送される。これ９− らのラッチ回路は全て８６４ビツトの容量を有する。

第３のラッチ回路４５の内容は並列に出力され、印字時
間制御端子４７の印字信号Ｅによって制御されるＮＡＮ
Ｄゲート４８を介して、第１のラッチ回路４１の並列出
力とともにＡＮＤゲート４９に加わり、相対応するピッ
ト毎に記録情報が比較される。ＡＮＤゲートの出力は駆
動回路３３に並列に転送さｎ、出力制御信号３４を介し
て入力される出力許可信号りとの一致出力によって各ス
イッチング素子がオン動作し、各々発熱抵抗体３１に個
別に通電を行なう。

従って本発明は、発熱抵抗体の駆動回路３３に供給され
る現時点での一連の記録信号と、二時刻曲の記録信号と
の情報な相対応するビット毎に比較し、その比較結果に
応じて駆動回路による発熱抵抗体への通電時間を制御す
ることができるために、高速駆動可能なサーマルヘッド
とすることができる。

次に、との夾施例の動作を第３図のタイムチャ１０− −トを参照して説明する。

まず、初期状態としてラッチ回路４１，４３．４５の内
容はいずれもオール″Ｏ”とする。この状態で記録信号
入力端子３５に、半ライン相当の記録信号（ａ端子に接
続された発熱抵抗体に相当する記録信号）が直列に入力
されてきたとする。このとき、タイミング制御端子３６
には第３図（ａ）に示すように端子３５に８６４ビツト
の記録信号が入力されている間、１”レバルのタイミン
グ信号島が継続して入力されている。従って記録信号は
ゲート３７を通電し、クロック信号ＣＰによシフトレジ
スタ３８に読込まれる。

シフトレジスタ３８に半２４７分（ａ端子接続発熱抵抗
体相当分）の記録信号が全て読込まれると、第３のラッ
チ回路４５に端子４６を介して第３図（ｂ）に示すラッ
チトリが信号Ｔｓが供給される。

このためＩＣＣノツチ路４３の内容即ちＩＩ　ＯＩＩが
そのｔま並列にラッチ回路４５にラッチされる。次に第
２のラッチ回路４３に端子４４を介して第３図（ｅ）に
示すラッチトリが信号Ｔ、が供給される。このためにラ
ッチ回路４１の内容即ち′Ｏ”がそのまま並列にラッチ
回路４３にラッチされる。最後に第１のラッチ回路４１
に端子４２を介して第３図（ｄ）に示すラッチ）　ＩＪ
が信号Ｔ、が供給される。このために、シフトレジスタ
３８に読込まれた配録信号（ａ端子接続発熱抵抗体相当
の記録信号）がラッチ回路４１にそのまま並列にラッチ
される。

このとき印字時間制御端子４７の印字信号Ｅは１０”と
し、電源３２の８ＷはａＩＩＣ接続されている。従って
比較回路５０のＮＡＮＤゲート４８の出力は常に５１”
であシ、ラッチ回路４１から並列に読出される記録信号
はそのままＡＮＤゲート５０を通過する。

ラッチトリが信号Ｔ１の直後、第３図（ｅ）に示すよう
に駆動回路３３に端子３４を介してｔなるパルス幅の出
力許可信号り、が供給される。これによって、駆動回路
３３はラッチ回路４１から記録信号として１″つｔヤ黒
情報が与えられているもののみスイッチング素子がｔの
時間だけオン勧化し、ａ端子に接続された発熱抵抗体３
１に通電を行なう。通電終了後、電源のＳＷ端子はｂ端
子側に切換えられる。

一方、シフトレジスタ３８にはその内容がラッチ回路４
１にラッチされた後に、クロックパルスｃＰによってｂ
端子接続抵抗相当分の記録信号が直列忙転送される。こ
の間端子３６にはタイミング信号８．として１”が継続
して入力される。記録信号が全て読込まれると、前と同
様の操作によシ、ラッチ回路４５にはオール″ｏｎ、ラ
ッチ回路４３には″ａ端子接続抵抗相尚分の記録信号”
、ラッチ回路４１には″′ｂ端子接続抵抗相肖分の記録
信号”がラッチされる。ｂ端子接続抵抗相当分の記録信
号は駆動回路３４を介してｔなるパルス幅の出力許可信
号り、によってスイッチング素子を動作させ、黒情報が
与えられている発熱抵抗体にのみ印字記録される。その
後電源のＳＷ端子はａ端子側に切換られる、これら一連
の操作によって１２イン相轟分の印字記録が完了する。

次に第２ライン目の記録のためにａ端子接続抵抗相当分
の記録信号がタイミング信号Ｓ、＆Ｃ工って１３− シフトレジスタ３８に読込まれる。その後ラッチトリが
Ｔｓ、　Ｔ雪、ＴＩによって、ラッチ回路４５には″′
第１ラインのａ端子接続抵抗相当分の記録信号″が読込
まれ、ラッチ回路４３には″第１ラインのｂ端子接続抵
抗相当分の記録信号′°が読込まれ、ラッチ回路４１に
は１第２ラインのａ端子接続抵抗分の記録信号′°が読
込まれる。従って比較回路５０はラッチ回路４Ｂの内容
とラッチ回路４１の内容とを比較することができる。即
ち、ａ端子接続抵抗相当分の第１ラインの記録１Ｂ号と
第２５）インの記録信号とを相対応するビット毎に比較
することができる。

ラッチ回路４１にラッチされた第２２インの記録信号は
、比較回路５０のＮＡＮＬＩゲート端子４７の印字時間
制御信号″が０′”のときにのみＡＮＤゲート４９をそ
のまま通過することができ、出力許可信号り、によって
駆動回路３３のスイッチング素子を動作させ、黒情報即
ち′１″が与えられている発熱抵抗体にのみ印字記録さ
せる。しかし印字時間制御端子４７の信号Ｅ、がｔ３時
間１１″の＝１４− ときＫは、第１ラインの記録信号が６０”、即ち白情報
のときだけＮＡＮＤゲート４８の出力が１″となシ、第
２のラインの記録信号がＡＮＤゲート４９を通過するこ
とができる。

従ってｔなる時間の出力杆可信号Ｄ３が与えられた駆動
回路３３のスイッチング素子に１２水準のオン動作時間
が与えられることになる。即ち、第１ラインの画信号が
白のときには１時間発熱抵抗体が通電過熱される。しか
し第１ラインの画信号が黒のときＶＣ１′！、１．＝１
−１．時間（１，＜　１　）発熱抵抗体が通電過熱され
る。

このように本発明によれば、記録信号の同じビットに連
続し７て＠ｌ　１　ｍが現われ、同じ発熱抵抗体が２ラ
イン以上連続して通電される場合、その発熱抵抗体への
１回の通電時間は、２回目以降においては通常のｔの時
間より短いｔ！の時間となるので１．の値を適当に定め
ることによシ、発熱抵抗体の熱の蓄積を防止することが
できる。

また、通電時間を常に一定とする方式と比較して、より
短い通電休止時間のもとで発熱抵抗体の過熱を防止でき
るために、本発明によるサーマルヘッドは高速記録を行
なうことが可能である。

さらに本発明によれば、現ラインの記録信号と相対応す
る前ラインの記録信号とを相対応するビット毎に比較し
、その比較結果により発熱抵抗体への通電時間な制御す
るため、同じ発熱抵抗体に対して連続せずに通電を行な
う場合の通電時間ｔと、連続して通電する場合の通電時
間ｔ、とを各々独立ＶＣ選ぶことができる。このためｔ
、とじて発熱抵抗体の過熱を防止でき、譲度ムラを生じ
ないような最適の時間を選ぶことが可能である。

また、前期比較回路において現ラインの記録信号と相対
応する前ラインの記録信号とを相対応するビット毎に比
較する場合には、例えば駆動回路に２本の発熱抵抗体が
接紗されているときには、ｎ回目の記録信号と！ｌ−２
回目の記録信号即ち２段前の記録信号とを比較すればよ
い。従って駆動回路にｒｎ本の互に独立する発熱抵抗体
が接続されている場合には、ｎ回目の記録信号とｎ−ｍ
回目の記録信号とを比較すればよいことは当然である。

この場合ＩＣは少なくとも（ｍ＋ｉ）段の記録信号を記
１意するラッチ回路あるいはシフトレジスタ等の機能が
ＬＳＩに必要とされる。

１また、本発明は上記の効果を呈する以上、棟々変形し
て実施が可能である。すなわち前記実施例においては、
相対応する現ラインと前ラインの記ｆＩ＆信号情報を比
較することによって各発熱抵抗体への通を時間を制御し
たが、前記比較結果によって通電ｒｇｌ数を変えるとし
為う手法を採用してもよい。

又、通電時間は予め複数種類設定しておくこともで哀る
。更に、’ｌ’、　、　’ｉ’、　、　Ｔ、等の信号は
一本の端子から分離回路を通して供給することもできる
。また、例えばａ端子接続抵抗相当分の印字を複数のブ
ロックに分割して奥行すゐこともできる。

【図面の簡単な説明】

第１図は従来の感熱記録装置を示すブロック図、第２図
は本発明の実施例を示すブロック図、第３図は第２図の
装置の動作を説明する図である。 ３１・・・・・・発熱抵抗体、３２・・・・・・電源、
３３・・・・・・１７− 駆動回路、３８・・・・・・シフトレジスタ、４１・・
・・・・第１のラッチ回路（第１の記憶回路）、４３・
・・・・・第２のラッチ回路（第２の記憶回路）、４５
・・・・・・第３のラッチ回路（第３の記憶回路）、５
０・・・・・・比較回路。 １８−

Claims (1)

【特許請求の範囲】
1. 少なくとも２つの群に分割され而も一列に並設された発
   熱抵抗体と、これら各群から抽出された発熱抵抗体が複
   数本単一の駆動回路に接続され而も分割された群毎に一
   連の記録信号に応じて選択的に尚該群に属する発熱抵抗
   体に通電を行なわしめる駆動回路と、これらの駆動回路
   に供給すべき一連の記録信号情報を記憶する前記分割数
   プラス１個以上の記憶回路と、第１の記憶回路に記憶さ
   れた記録信号情報と前記群数に対応する時刻前の記録信
   号情報とを相対応するビット毎に比較する比較回路と、
   この比較回路の比較結果によシ前記発熱抵抗体への通電
   時間あるいは通電回数をその発熱抵抗に対し連続して通
   電が行なわれる場合には連続せずに通電が行なわれる場
   合よシも短かくあるいは少なくなるように制御する通電
   時間制御手段とを真備することを％黴とする感熱記録装
   置。