JPS6043295A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS6043295A JPS6043295A JP58151262A JP15126283A JPS6043295A JP S6043295 A JPS6043295 A JP S6043295A JP 58151262 A JP58151262 A JP 58151262A JP 15126283 A JP15126283 A JP 15126283A JP S6043295 A JPS6043295 A JP S6043295A
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- 239000004065 semiconductor Substances 0.000 title claims description 8
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000006870 function Effects 0.000 description 3
- 230000000295 complement effect Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
-
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- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
- G11C11/419—Read-write [R-W] circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、書込み動作の高速化及び、低消費電力化を
図った半導体記憶装置に関するものである。
図った半導体記憶装置に関するものである。
第１図は従来の半導体記憶装置の回路図である。
図において、１．２．３および４はエンハンスメント型
のＭＯ３電界効果トランジスタ（以下ＭＯ３ＦＥＴと称
す）で、ＰチャネルＭ ＯＳ Ｆ Ｅ Ｔ １とＮチャ
ネルＭＯ３ＦＥＴ２のドレイン同志、ゲート同志が接続
され、Ｍ’０３ＦＥＴＩ、２の各ソースはそれぞれ電源
端子５および接地に接続されて、相補型ＭＯ３（以下Ｃ
ＭＯ３と称す）インバータ回路３０ａを形成している。
のＭＯ３電界効果トランジスタ（以下ＭＯ３ＦＥＴと称
す）で、ＰチャネルＭ ＯＳ Ｆ Ｅ Ｔ １とＮチャ
ネルＭＯ３ＦＥＴ２のドレイン同志、ゲート同志が接続
され、Ｍ’０３ＦＥＴＩ、２の各ソースはそれぞれ電源
端子５および接地に接続されて、相補型ＭＯ３（以下Ｃ
ＭＯ３と称す）インバータ回路３０ａを形成している。
同様にしてＰチャネルＭＯ８ＦＥＴ３およびＮチャネル
ＭＯ３ＦＥＴ４によりＣＭＯＳインバータ回路３０ｂを
形成している。この２つのＣＭＯＳインバータ回路３０
ａ、３０ｂの各出力つまりＰチャネルＭＯ５ＦＥＴＥお
よび３と、ＮチャネルＭ ＯＳ Ｆ ＥＴ２および４の
それぞれのドレインを、相手力のＣＭ、ｏｓゼインータ
回路３０ｂ、３０ａの入力、つまり、ＮチャネルＭＯ３
ＦＥＴ４および２と、ＰチャネルＭＯ３ＦＥＴ３および
１のそれぞれのゲートに接続することにより、２安定回
路、すなわちフリップ・フロップを形成している。そし
て以上の各部品によって１ビツトのメモリセル３０が構
成されている。
ＭＯ３ＦＥＴ４によりＣＭＯＳインバータ回路３０ｂを
形成している。この２つのＣＭＯＳインバータ回路３０
ａ、３０ｂの各出力つまりＰチャネルＭＯ５ＦＥＴＥお
よび３と、ＮチャネルＭ ＯＳ Ｆ ＥＴ２および４の
それぞれのドレインを、相手力のＣＭ、ｏｓゼインータ
回路３０ｂ、３０ａの入力、つまり、ＮチャネルＭＯ３
ＦＥＴ４および２と、ＰチャネルＭＯ３ＦＥＴ３および
１のそれぞれのゲートに接続することにより、２安定回
路、すなわちフリップ・フロップを形成している。そし
て以上の各部品によって１ビツトのメモリセル３０が構
成されている。
書込みおよび読出し制御機能を有するゲート用−のＮチ
ャネルＭＯＳ Ｆ ＥＴ ６および７は、ドレイン（ま
たはソース）がそれぞれＭＯ３ＦＥＴ１゜２のドレイン
およびＭＯ３ＦＥＴ３．４のドレインに接続され、ソー
ス（またはドレイン）がそれぞれ書込み情報線、ならび
に読出し情報線を共通にしたピントライン８および９に
接続され、またゲートが書込みならびに読出し選択線を
共通にしたワードライン１０に接続されている。
ャネルＭＯＳ Ｆ ＥＴ ６および７は、ドレイン（ま
たはソース）がそれぞれＭＯ３ＦＥＴ１゜２のドレイン
およびＭＯ３ＦＥＴ３．４のドレインに接続され、ソー
ス（またはドレイン）がそれぞれ書込み情報線、ならび
に読出し情報線を共通にしたピントライン８および９に
接続され、またゲートが書込みならびに読出し選択線を
共通にしたワードライン１０に接続されている。
またＮチャネルＭＯ３ＦＥＴＩ １および１２の各ソー
スおよび各ゲートは電源端子５に接続され、各ドレイン
はそれぞれビットライン８および９に接続されている。
スおよび各ゲートは電源端子５に接続され、各ドレイン
はそれぞれビットライン８および９に接続されている。
情報入力信号線１３は書込み回路４０を構成するＰチャ
ネルＭＯ３ＦＥＴ１４およびＮチャネルＭ’０３ＦＥＴ
１５の各ゲートに接続され、さらに該入力信号線１３は
書込み情報の制御機能を有するゲート用のＮチャネルＭ
Ｏ３ＦＥＴ１６のドレイン（またはソース）にも接続さ
れている。該ＭＯ３ＦＥＴ１６のソース（またはドレイ
ン）はビットライン９に接続され、ゲートはメモリセル
３０の書込み動作を制御するための書込み制御信号線１
７に接続されている。ＭＯ３ＦＥＴ１４および１５の各
ドレインは書込みデータの制御機能を有するゲート用の
ＮチャネルＭＯ３ＦＥＴ１８のトレイン（またはソース
）に接続され、該ＭＯ３ＦＥ７１８のソース（またはド
レイン）はビットライン８に接続され、そのゲートは書
込み制御信号線１７に接続されている。そして上記ＭＯ
３ＦＥＴ１６および１８は書込み時そのソース・ドレイ
ン間を介してビットライン９および８に上記書込み回路
４０の出力を伝達するものとなっている。
ネルＭＯ３ＦＥＴ１４およびＮチャネルＭ’０３ＦＥＴ
１５の各ゲートに接続され、さらに該入力信号線１３は
書込み情報の制御機能を有するゲート用のＮチャネルＭ
Ｏ３ＦＥＴ１６のドレイン（またはソース）にも接続さ
れている。該ＭＯ３ＦＥＴ１６のソース（またはドレイ
ン）はビットライン９に接続され、ゲートはメモリセル
３０の書込み動作を制御するための書込み制御信号線１
７に接続されている。ＭＯ３ＦＥＴ１４および１５の各
ドレインは書込みデータの制御機能を有するゲート用の
ＮチャネルＭＯ３ＦＥＴ１８のトレイン（またはソース
）に接続され、該ＭＯ３ＦＥ７１８のソース（またはド
レイン）はビットライン８に接続され、そのゲートは書
込み制御信号線１７に接続されている。そして上記ＭＯ
３ＦＥＴ１６および１８は書込み時そのソース・ドレイ
ン間を介してビットライン９および８に上記書込み回路
４０の出力を伝達するものとなっている。
次に動作について説明する。メモリセル３０およびゲー
ト用のＭＯ３ＦＥＴ６．７はマトリックス状に多数配置
されており、ランダムアクセス方式で所定のメモリセル
を選択して、これに情報の書込みならびに読出し動作を
行なわしめる。記憶状態では、ワードライン１０は零に
近い電圧にあってＭＯ３ＦＥＴ６．７は非導通状態にあ
り、ＭＯ３ＦＥＴＩ、、２．３および４により構成され
たメモリセル３０はピントライン８．９から分離されて
いる。このメモリセル３０はＭＯ３ＦＥＴＩ。
ト用のＭＯ３ＦＥＴ６．７はマトリックス状に多数配置
されており、ランダムアクセス方式で所定のメモリセル
を選択して、これに情報の書込みならびに読出し動作を
行なわしめる。記憶状態では、ワードライン１０は零に
近い電圧にあってＭＯ３ＦＥＴ６．７は非導通状態にあ
り、ＭＯ３ＦＥＴＩ、、２．３および４により構成され
たメモリセル３０はピントライン８．９から分離されて
いる。このメモリセル３０はＭＯ３ＦＥＴＩ。
２のゲートが“Ｌ”になっている状態が一つの安定状態
で、このときＭＯ３ＦＥＴＩは導通してそのドレインが
“Ｈ″にあり、従ってＭＯ３ＦＥＴ３．４のゲートはＨ
″になり、ＭＯ３ＦＥＴ４が導通してそのドレインは“
Ｌ ”にある。
で、このときＭＯ３ＦＥＴＩは導通してそのドレインが
“Ｈ″にあり、従ってＭＯ３ＦＥＴ３．４のゲートはＨ
″になり、ＭＯ３ＦＥＴ４が導通してそのドレインは“
Ｌ ”にある。
この状態のメモリセル３０に情報を書込むには、ビット
ライン８，９に所望の情報に相当する電圧を加え、ワー
ドラインｌＯにはメモリセル３０をアドレスするための
電圧″Ｈ″を加える。
ライン８，９に所望の情報に相当する電圧を加え、ワー
ドラインｌＯにはメモリセル３０をアドレスするための
電圧″Ｈ″を加える。
今、メモリセル３０に論理“１”を書込むときは、まず
書込み制御信号線１７に“Ｈ”の電圧を加えてＭＯ３Ｆ
ＥＴ１６．１８を導通させ、情報入力信号線１３に、そ
の書込みたい論理“１”に相当する“■］″の電圧を加
えることによりＭＯ３ＦＥＴ１６を介してビットライン
９を“Ｈ”にし、さらにＭＯ３ＦＥＴ１４．１５のゲー
トを“Ｈ”にしてＭＯ３ＦＥＴ１４を非導通にし、ＭＯ
３ＦＥＴ１５を導通させることによりＭＯ３ＦＥＴＩ４
．１５のドレインが”Ｌ”になってＭＯ３ＦＥＴ１８を
介してビットライン８を“Ｌ”にする。
書込み制御信号線１７に“Ｈ”の電圧を加えてＭＯ３Ｆ
ＥＴ１６．１８を導通させ、情報入力信号線１３に、そ
の書込みたい論理“１”に相当する“■］″の電圧を加
えることによりＭＯ３ＦＥＴ１６を介してビットライン
９を“Ｈ”にし、さらにＭＯ３ＦＥＴ１４．１５のゲー
トを“Ｈ”にしてＭＯ３ＦＥＴ１４を非導通にし、ＭＯ
３ＦＥＴ１５を導通させることによりＭＯ３ＦＥＴＩ４
．１５のドレインが”Ｌ”になってＭＯ３ＦＥＴ１８を
介してビットライン８を“Ｌ”にする。
この際ワードライン１０を” Ｈ″にすると、ＭＯ３Ｆ
ＥＴ６．７が導通してヒントライン８．９の電位がメモ
リセル３０に印加され、ＭＯ３ＦＥＴｌは非導通、ＭＯ
３ＦＥＴ２は導通状態となり、これによりスイッチング
が起こってＭＯ３ＦＥＴ１．２と３．４は状態が反転し
、メモリセル３０は“１”を記憶した状態になる。この
動作後、ワードライン１０．書込み制御信号線１７を“
Ｌ”に戻し、情報の書込み動４′ｒ＝は終わる。
ＥＴ６．７が導通してヒントライン８．９の電位がメモ
リセル３０に印加され、ＭＯ３ＦＥＴｌは非導通、ＭＯ
３ＦＥＴ２は導通状態となり、これによりスイッチング
が起こってＭＯ３ＦＥＴ１．２と３．４は状態が反転し
、メモリセル３０は“１”を記憶した状態になる。この
動作後、ワードライン１０．書込み制御信号線１７を“
Ｌ”に戻し、情報の書込み動４′ｒ＝は終わる。
次にメモリセル３０から記憶情報を読出ずときは、まず
ワードライン１０に書込み時に加えたものと同じ大きさ
の電圧、即ち“Ｈ”の信号が加えられ、これによりＭＯ
，５ＦＥＴ６．７が導通してＭＯ３ＦＥＴＩＩおよび１
２によりビットライン８および９に充電されていた電荷
がメモリセル３０の記憶情報Ｇこより吸収され、これに
よってビットライン８および９にメモリセル３０内の記
憶情ｆｉｎｄこ従った電位差が与えられる。こうしてビ
ットライン８および９に送り出された記憶情報はセンス
アンプなどを通して増幅され、外部に出力される。
ワードライン１０に書込み時に加えたものと同じ大きさ
の電圧、即ち“Ｈ”の信号が加えられ、これによりＭＯ
，５ＦＥＴ６．７が導通してＭＯ３ＦＥＴＩＩおよび１
２によりビットライン８および９に充電されていた電荷
がメモリセル３０の記憶情報Ｇこより吸収され、これに
よってビットライン８および９にメモリセル３０内の記
憶情ｆｉｎｄこ従った電位差が与えられる。こうしてビ
ットライン８および９に送り出された記憶情報はセンス
アンプなどを通して増幅され、外部に出力される。
この読出し動作の際、ＮチャネルＭＯＳＦＥＴ１１．１
２によりあらかじめビットライン８．９を“Ｈ”の電圧
に充電しておくことは、一般に、寄生容量の大きなビッ
トラインにメそリセルと反対の情報が与えられた状態で
ＭＯＳＦＥＴ６．７を導通させたときに、メモリセルに
ビットラインの情報が誤書込みされることを防止する点
で重要である。
２によりあらかじめビットライン８．９を“Ｈ”の電圧
に充電しておくことは、一般に、寄生容量の大きなビッ
トラインにメそリセルと反対の情報が与えられた状態で
ＭＯＳＦＥＴ６．７を導通させたときに、メモリセルに
ビットラインの情報が誤書込みされることを防止する点
で重要である。
従来のこの種の半導体記憶装置は、以上のように構成さ
れているので、情報の読出し時にのみ必要なピントライ
ンの充電が常時行なわれているため、情報の書込み時に
おいて書込み情報と充電電圧とが衝突を起こし、消費電
力の増加ならびに動作速度の低下などを生じる欠点があ
った。
れているので、情報の読出し時にのみ必要なピントライ
ンの充電が常時行なわれているため、情報の書込み時に
おいて書込み情報と充電電圧とが衝突を起こし、消費電
力の増加ならびに動作速度の低下などを生じる欠点があ
った。
この発明は上記のような従来のものの欠点を除去するた
めになされたもので、ビットラインの充電を、書込み制
御信号線により直接制御されるＭＯＳＦＥＴによりメモ
リセルの非書込み時に行なうように構成し、しかもその
書込み制御信号線の信号によりピントラインへの充電動
作タイミングおよび書込み情報のビットラインへの出力
動作タイミングが重複しないよう制御することにより、
書込み時の書込み情報と充電電圧との衝突を除去し、書
込み時の消費電力の減少ならびに動作速度の高速化を可
能とした半導体記憶装置を提供することを目的としてい
る。
めになされたもので、ビットラインの充電を、書込み制
御信号線により直接制御されるＭＯＳＦＥＴによりメモ
リセルの非書込み時に行なうように構成し、しかもその
書込み制御信号線の信号によりピントラインへの充電動
作タイミングおよび書込み情報のビットラインへの出力
動作タイミングが重複しないよう制御することにより、
書込み時の書込み情報と充電電圧との衝突を除去し、書
込み時の消費電力の減少ならびに動作速度の高速化を可
能とした半導体記憶装置を提供することを目的としてい
る。
以下、この発明の一実施例を図について説明する。第２
図において、第１図と同一部分は同一符号を付しである
。本実施例において、１９および２０はピントライン８
および９の充電専用のＰチャネルＭＯ３ＦＥＴであり、
それぞれのソース端子は電源端子５に接続され、ドレイ
ンはピントライン８および９にそれぞれ接続され、ゲー
トは共に書込み制御信号線１７に接続されている。そし
て両ＭＯ３ＦＥＴ１９および２０は書込み制御信号線１
７の信号電位によりメモリセル３ｏの非書込み時のみ導
通しそのソース・ドレイン間を介してビットライン８お
よび９を充電するものとなっている。
図において、第１図と同一部分は同一符号を付しである
。本実施例において、１９および２０はピントライン８
および９の充電専用のＰチャネルＭＯ３ＦＥＴであり、
それぞれのソース端子は電源端子５に接続され、ドレイ
ンはピントライン８および９にそれぞれ接続され、ゲー
トは共に書込み制御信号線１７に接続されている。そし
て両ＭＯ３ＦＥＴ１９および２０は書込み制御信号線１
７の信号電位によりメモリセル３ｏの非書込み時のみ導
通しそのソース・ドレイン間を介してビットライン８お
よび９を充電するものとなっている。
次に動作について説明する。今、ワードライン」Ｏの電
圧が”Ｌ”の状態にあり、ＭＯＳＦＥＴ６．７が非導通
状態になり、メモリセル３ｏを構成するＭＯ５ＦＥＴＩ
、２，３．４がビットライン８．９から分離されて、な
おかっＭＯＳＦＥＴ１．２のドレインが”Ｈ″、ＭＯＳ
ＦＥＴ３．４のドレインが”Ｌ”でメモリセル３ｏが安
定状態にあるとする。
圧が”Ｌ”の状態にあり、ＭＯＳＦＥＴ６．７が非導通
状態になり、メモリセル３ｏを構成するＭＯ５ＦＥＴＩ
、２，３．４がビットライン８．９から分離されて、な
おかっＭＯＳＦＥＴ１．２のドレインが”Ｈ″、ＭＯＳ
ＦＥＴ３．４のドレインが”Ｌ”でメモリセル３ｏが安
定状態にあるとする。
今、この状態のメモリセル３０に情報“１″を書込むに
は、情報入力信号線１３にその書込みたい情報“１″に
相当する“Ｈ”の電圧を加え、書込み制御信号線１７を
Ｈ”にする。このときＭＯＳＦＥＴ１９．２０は非導通
状態、ＭＯＳＦＥＴ１６．１８は導通状態になっている
。またビットライン８は、情報入力信号線１３に加えら
れている′Ｈ”の電圧によりＭＯＳＦＥＴ１４が非環ｍ
、ＭＯ３ＦＥＴ１５が導通状態になることにより、“Ｌ
”の電圧が加えられることになる。さらにビットライン
９は情報入力信号線１３の値が加えられ、“Ｈ”の電圧
になる。
は、情報入力信号線１３にその書込みたい情報“１″に
相当する“Ｈ”の電圧を加え、書込み制御信号線１７を
Ｈ”にする。このときＭＯＳＦＥＴ１９．２０は非導通
状態、ＭＯＳＦＥＴ１６．１８は導通状態になっている
。またビットライン８は、情報入力信号線１３に加えら
れている′Ｈ”の電圧によりＭＯＳＦＥＴ１４が非環ｍ
、ＭＯ３ＦＥＴ１５が導通状態になることにより、“Ｌ
”の電圧が加えられることになる。さらにビットライン
９は情報入力信号線１３の値が加えられ、“Ｈ”の電圧
になる。
この状態でワードライン１０に”Ｈ″の電圧を加えＭＯ
ＳＦＥＴ６．７を導通状態にするとＭＯ５ＦＥＴＩ、２
のゲートが”Ｈ”、ＭＯＳＦＥＴ３．４のゲートが”Ｌ
”となり、メモリセル３゜に“１″の情報が書込まれる
ことになる。この後、ワードライン１０を“Ｌ”に、書
込み制御信号線１７を“■１”にすることにより書込み
動作が終了する。
ＳＦＥＴ６．７を導通状態にするとＭＯ５ＦＥＴＩ、２
のゲートが”Ｈ”、ＭＯＳＦＥＴ３．４のゲートが”Ｌ
”となり、メモリセル３゜に“１″の情報が書込まれる
ことになる。この後、ワードライン１０を“Ｌ”に、書
込み制御信号線１７を“■１”にすることにより書込み
動作が終了する。
次に、情報の読出し動作について説明する。まず、書込
み制御信号線１７に“Ｌ”、ワードライン１０に“Ｌ″
の電圧を加える。このときＭＯ３ＦＥＴ１９および２０
は導通しピントライン８および９は電源電圧値が加えら
れ充電されることになる。この状態でワードラインＩＯ
を”Ｈ”にするとＭＯＳＦＥＴ６および７が導通状態に
なり、メモリセル３０の記憶情報によりビットライン８
および９の電荷が吸収され、これによってビットライン
８および９にメモリセル３０の記憶情報に従った電位差
が与えられる。そしてビットライン８および９に送り出
された記憶情報は、センスアンプなどを通して増幅され
、外部に出力される。
み制御信号線１７に“Ｌ”、ワードライン１０に“Ｌ″
の電圧を加える。このときＭＯ３ＦＥＴ１９および２０
は導通しピントライン８および９は電源電圧値が加えら
れ充電されることになる。この状態でワードラインＩＯ
を”Ｈ”にするとＭＯＳＦＥＴ６および７が導通状態に
なり、メモリセル３０の記憶情報によりビットライン８
および９の電荷が吸収され、これによってビットライン
８および９にメモリセル３０の記憶情報に従った電位差
が与えられる。そしてビットライン８および９に送り出
された記憶情報は、センスアンプなどを通して増幅され
、外部に出力される。
なお、上記実施例では汎用随意書込み読出し記憶装置の
場合について説明したが、特にカラム毎に固定パターン
とし、カラム毎にセンスアンプ。
場合について説明したが、特にカラム毎に固定パターン
とし、カラム毎にセンスアンプ。
書込み回路を有する構造としたＣＭＯ３型Ｏ３トアレイ
大規模集積回路では容易に実現でき、高速化並びに消費
電力削減の効果も大きい。
大規模集積回路では容易に実現でき、高速化並びに消費
電力削減の効果も大きい。
以上のように、この発明によればビットラインの充電を
、書込み制御信号線により直接制御されるＭＯＳＦＥＴ
によりメモリセルの非書込み時に行なうように構成し、
しかもその書込み制御信号線の信号によりビ・ノドライ
ンへの充電動作と書込み情報のビットラインへの出力動
作が重複しないように制御するようにしたので、充電電
圧と書込み情報との衝突がなく、書込み時の消費電力の
減少および書込み動作の高速化が得られる効果がある。
、書込み制御信号線により直接制御されるＭＯＳＦＥＴ
によりメモリセルの非書込み時に行なうように構成し、
しかもその書込み制御信号線の信号によりビ・ノドライ
ンへの充電動作と書込み情報のビットラインへの出力動
作が重複しないように制御するようにしたので、充電電
圧と書込み情報との衝突がなく、書込み時の消費電力の
減少および書込み動作の高速化が得られる効果がある。
第１図は従来の半導体記憶装置の一部分を示す回路図、
第２図はこの発明の一実施例による半導体記憶装置の第
１図と同じ部分を示す回路図である。 １．３，１９．２０はエンハンスメント型ＰチャネルＭ
Ｏ３ＦＥＴ、２．４，１６．１８はエンハンスメント型
ＮチャネルＭｏ５ＦＥＴ、３０はメモリセル、５は電源
端子、８，９はビットライン、１３は情報入力信号線、
４ｏは書込み回路、１７は書込み制御信号線である。 なお図中、同一符号は同−又は相当部分を示す。 代理人 大 岩 増 雄 第１図 第２図
第２図はこの発明の一実施例による半導体記憶装置の第
１図と同じ部分を示す回路図である。 １．３，１９．２０はエンハンスメント型ＰチャネルＭ
Ｏ３ＦＥＴ、２．４，１６．１８はエンハンスメント型
ＮチャネルＭｏ５ＦＥＴ、３０はメモリセル、５は電源
端子、８，９はビットライン、１３は情報入力信号線、
４ｏは書込み回路、１７は書込み制御信号線である。 なお図中、同一符号は同−又は相当部分を示す。 代理人 大 岩 増 雄 第１図 第２図
Claims (1)
- ４１１ Ｍ ＯＳ Ｆ Ｅ Ｔにより構成されたメモリ
セルと、該メモリセルへの書込み情報及び読出し情報を
伝達するためのビットラインと、□上記メモリセルへの
書込み動作を制御するための書込み制御信号線と、ソー
スが電源端子にゲートが上記書込み制御信号線にドレイ
ンが上記ビットラインに接続され非書込み時に上記ビッ
トラインを充電する第１導電型のＭＯＳ Ｆ ＥＴと、
ドレイン又はソースが上記ビットラインにゲートが上記
書込み制御信号線にソース又はドレインが書込み回路の
出力端子に接続され書込み時上記ビットラインに該書込
み回路の出力を伝達する第２導電型のＭＯ３ＦＥ１゛と
を備えたことを特徴とする半導体記憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58151262A JPS6043295A (ja) | 1983-08-17 | 1983-08-17 | 半導体記憶装置 |
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