JPS6043907A - 増幅回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業トの利用分野 本発明は、増幅トランジスタを有する増幅回路に関する
。

従来技術 高い遮断周波数（トランジスタ遮断周波数）を有するト
ランジスタを備えた増幅回路圧おいては、しはしは不所
望な自励振動が生じるおそれがあることは公知である。

その際、一般に動作周波数から著しく離れたところに存
在する周波数領域（（おいて、不所望な振動が生じる。

この不所望な振動は、不ＯＴ避的な寄生振動の影響、お
よび増幅トランジスタと共働する容量の影響によって惹
起される。寄生インダクタンスは、電極リード線に起因
し、寄生容量は、半導体基１本内に存在する容量（例え
ば空乏層容量）および外部の配線容量に起因する。これ
ら２種の寄生成分は、寄生リアクタンス左も呼ばれる。

超短波（ＵＫＷ　）増幅器における動作周波数は、例え
ば１００　ＭＨｚであるが、上方のＶＨＦ領域またはＵ
ＨＦ領域において、不所望な寄生振動が生じる。こうし
た不所望な振動があると、受信障害及び障害ビームが生
じる。

発明が解決しようとする問題点 こうした不所望な振動は、特にベース接地された増幅ト
ランジスタを使用する際に生じる。

このベース接地回路においては、公知のよう尾、ベース
電極は動作周波数に対して基準電位に短絡される。

これに反してエミッタ接地回路においては、不所望な振
動は、比較的起りにくい、つまり回避し易い。自励振動
の問題は、集積回路において特に大きい。なぜなら、寄
生インダクタンスは、個別構造形式の場合よりも一般に
一層大きくなるからである。リード線にフェライトビー
ドもしくはパールより成る被覆部を設けたり、または、
増幅器トランジスタへ至るリード線路にフェライトビー
ドもしくはパールないし抵抗を設けることにより、不所
望な寄生振動を回避することは、公知である。しかし、
公知の手段は、動作周波数領域における増幅回路の特性
が、１１セ「に増幅回路の固有のノイズの高まりによっ
て、不都合な影響を受けるという欠点を有する。また、
公知の手段のだめの費用が比紋的高いという欠点もある
。

既述の問題点は、従来十分に解決し得なかったので、前
置増幅器は、今日一般に依然として慣例の技術で実施さ
れている。本発明の課題は、数ＯＨＺの遮断周波数を有
するバイポーラトランジスタを用いて、■ＨＦ領域にお
ける前置増幅器を集積技術で製造可能とし、こうした集
積前置増幅器における不所望な振動の発生を回避し得る
手段を提供することである。

問題点を解決するだめの手段 上記の課題は、本発明によれは、増幅トランジスタな有
する増幅回路において、増幅回路を集積し、動作周波数
用の増幅トランジスタのベース領域を、集権化容量によ
り、集積回路の半導体サブストレートと接続することに
より解決される。このようにすれは、寄生するベースリ
ード線インダクタンスの障害作用は回避される。

集積化容量は、増幅トランジスタのベース−コレクタ容
量の少くとも２０倍の大きさを有するように設計されて
いる。有利には、本発明は、ＶＨＦ領域（５０−３００
ＭＨｚ）において動作する増幅回路において用いられる
。

共に集積された容量は、有利にはｐｎ接合部によって構
成される。ｐｎ接合部を製作するため、半導体基体内へ
有利には半導体領域が設けられる。この半導体領域の導
電型は、この半導体ｔｉＪｉ　域を取囲むサブストレー
ト部分の等電型と逆になっている。ｐｎ接合部を形成す
るための半導体領域は、例えば拡散またはイオン注入法
により半導体基体内に形成される。

実施例 次に本発明の実施例を図面を用いて詳細に説明する。

第１図に、ベース接地されたパイボーラトラノジスタな
有する増幅回路の原理的構成を示す。

この増幅回路は、例えは超短波（ＵＫＷ　）受信器用に
用い１′−）れる。第１図の回路では、アンテナ信号は
、同調入力回路２に供給され、そこで予選択される。選
択された入力信号は、結合インダクタンス３を介して増
幅トランジスタ１のエミッタへ供給される。増幅された
出力信号は、別の選択回路４へ供給され、そこでさらに
選択される。不所望な振動を回避するために、第１図の
公知の回路においては、ベースリード線にフェライトビ
ード５が設けられ、エミッタリード純にはノエラ、イト
ビード６が設けられている。

しかしこれらの公知の手段は、付加的なノイズを惹起す
るという既に公知の欠点を有する。こうした振動の危険
性は、集積回路の場合、従来慣用の回路の場合に比ｌ−
で一層大きい。

増幅器を集積技術で実施し、しかもその際、ノエライト
ビードなどの外部の減衰手段により仔／：１ミ振動や付
加的なノイズか生じないようにするため、本発明によれ
ば、第２図に示すような集積増幅回路が設けられる。こ
の集積増幅回路においては、動作周波数用の増幅トラン
ジスタ１のベース領域は、共に集積された容量ＣＩｃ　
Ｊ−。

す、集積回路の半導体ザブストレート７されている。動
作周波数において可能な限り短絡を形成することを要す
る容量ｃは、増幅Ｉ・ランジスタ１のベース−コレクタ
容量よりも少くとも２０倍大きいものとする。

動作電位は、ベース領域に有利には内部的しこ供給され
る。即ち、この実施例では、例えは、共に集積された抵
抗８を介して供給される。しかしベース電位は、外部的
に端子９を介して供給ないし可変調整され得る。端子１
ｏは、集積回路の別の回路素子用の一般的なーリーブス
トレート端子である。他方、サブストレート Ｈ：　、容ｔ　Ｃのすぐ近傍にあろサブストレート領域
と接続されている。端子１１は、半導体サブストレート
の容量領域に直接に接続されているので、端子１１は、
他のザブストレー１・領域ニ生じる妨害電圧からの妨害
影響な低減する。

第６図に、集積技術による本発明の実施形態を不才。ト
ランジスタおよび容量は、共通の半力体→ツーブストレ
ード７内（Ｃ集積されている。トランジスタは、エミッ
タ領域１２、ベース領域１３、お」：Ｏ・コレクタ領域
１４により構成されている。半４９体領域１５は、低抵
抗値のコレクタＷ１：６子１狽域を形ルシする。半導体
サブストレート内には、トランジスタの隣りに、半導体
領域１６／ｊ・ＡＱげ１；曾］ている。半導体領域１６
は、ザブストレー１・７′と共に、１〕ｎ接合部１８を
構成する。

この田Ｉ接合Ｒ１；１８は、空乏層容量として作用１〜
、共に集積さねた香石Ｃを構成する。半導体領域１６、
エミッタ領域１２、コレクタ領域１４、半へ１体領域１
５は、半導体ザブストレート７の導電型とは逆の導電型
を有している。第６（′ンｊに示す集積回路には、もち
ろんさらに別の回Ｒ．素子を集積することもて゛きる。

ｂ４．　４　１図に示す装置は、第３図に示す装置とは
次の点で異なる。即ち、第４図に示す装置では、谷％　
ｃに郊」して値数の条板形の半導体領域１６′。

１６“　１　６′″が設けられている。これらの半導体
領域は、それらを取囲むザブストレート部分と共に、容
量に対するｐｎ接合部を構成している。

第４図に示す実施例においては、半導体領域１６’，１
６“　ｌ　６／／／は、櫛形の電極１７によって接触接
続されている。櫛形の電極１７の他しこ、別の櫛形の電
極１９が設けられている。この櫛形の電極１９は、半導
体領域１６’，１６“　１　６ｔｔｔを１８！囲むザブ
ストレート部分を接触接続する。

条板形の半導体領域は、半導体板によって相互に接続す
ることもできる。

発明の効果 従来技術においては、不所望な振動の問題は、集積回路
において特に大きくなるため、集積技術による前置増幅
器の実現は困難であり、また、不所望な蚕生振動を回避
するだめの従来の手段には、増幅回路の特性が躬に増幅
回路の固有のノイズの高まりによって不都合な影響を受
けるという欠点があったが、本発明によれは、数ＧＨｚ
の遮断周波数を有するバイボ−ラトランジスタの、使用
の場合、ＶＩ（Ｆ領域における前置増幅器を集積技術で
製造でき、こうした集積前置増幅器における不所望な振
動の発生を回避できる。

【図面の簡単な説明】

ご１１１図は、ベース接地されたバイボーラトランクス
タを有する公知の増幅回路の原理的構成図、第２図は、
本発明による集積増幅回路を示す図、第６図は、集積技
術による本発明の実施形態を示す図、第４図は、本発明
のさらに別の実施例を示す図である。 １・・増幅トランジスタ、２・・・入力回路、３結合イ
ンダクタンス、４・・・選択回路、５，６フエライトビ
ード、７・・・半導体サブストレート、γ′・サブスト
レート、１０，１１・・サブストレート端子、１２・エ
ミッタ領域、１３・ベース頭載、１４・　コレクタ領域
、１５・・・コレクタ端子領域、１６・・半導体領域、
１６’、１６“　１６′′′・・帯状板形状の半導体領
域、１７．１９・・・櫛形１１ｊ、イＬ　１　Ｂ−ｐｎ
Ｐ＆　合ｆｆＢ代理人　弁理士　矢　野　敏　雄

Claims (1)

1. 【特許請求の範囲】 １　増幅トランジスタを有する増幅回路において、増幅
   回路を集積し、動作周波数用の増幅トランジスタのベー
   ス領域を、集積化容量により、集積回路の半導体サブス
   トレートと接続したことを特徴とする、増幅回路。 ２、集積化容量は、増幅トランジスタのペース−コレク
   タ容置の少くとも２０倍の大きさを有する、特許請求の
   範囲第１項記載の増幅回路。 ６、　集積化容量を、それが可能なかぎり高い性能係数
   もしくは良さを有するようにして構成した、特許請求の
   範囲第１項または第２項記載の増幅回路。 ４、集積化容量を、ｐｎ接合部により実現し、該ｐｎ接
   合部が、半導体サブストレート内へ設けられた半導体領
   域と、Ｍ半導体領域を取囲むサブストレート部分との間
   に存在する、特許請求の範囲第１項から第３項までのい
   ずれかに記載の増幅回路。 ５、集積化容量を実現するために、複数の条板形の半導
   体領域を設け、該条板形の半導体領域が、それらを取囲
   むサブストレート部分と共にｐｎ接合部を特徴する特許
   請求の範囲第１項から第３項までのいずれかに記載の増
   幅回路。 ６、　条板形の半導体領域を接触接続するための櫛形の
   電極を設けた、特許請求の範囲第５項記載の増幅回路。 Ｚ　条板形の半導体領域を取囲むサブストレート部分を
   接触接続するための櫛形の電極を設けた、特許請求の範
   囲第５項または第６項記載の増幅回路。 ８、　共に集積された容量の近傍にあるサブストレート
   端子の他に、さらに別の一般的なサブストレート端子を
   設け、該一般的なサブストレート端子を、集積回路の別
   の回路素子用に設けた、特許請求の範囲第１項から第７
   項までのいずれかに記載の増幅回路。