JPS6035755B2 - センス増幅器 - Google Patents

Description

【発明の詳細な説明】 本発明は金属酸化物珪素チップメモリ装置用のセンス増
幅器特に、半導体装置中においてスタティックメモリセ
ル配列を構成するスタティックメモリセルから生ずる相
補信号を検出するためのセンス増幅器に関する。

更に、本発明はこのようなセンス増幅器を用いたスタテ
ィックＭＯＳＦＥＴメモリ装置に関するものである。

スタティックメモリ回路の謙取処理中に、アドレスライ
ンおよびビット列を同時に選択することにより、選択さ
れた列のビットライン上に差電圧が生じ、これを検出増
幅して適当な出力信号を発生させている。このようなセ
ンス増幅器はチップの利用領域が最小であること、最小
電力で作動することおよび作動速度が比較的速いことが
望まれる。このセンス増幅器に特に必要とされることは
、この増幅器がビットラインにおける電圧変動に著しく
高感度であることおよび他の列のビットライン間の干渉
またはクロストークを回避でき、記憶データの読取を正
確かつ信頼できるようにすることである。従来のセンス
増幅器においては、出力母線に夫々接続した一対のセン
ス増幅器トランジスタのゲートにビットラインを直接接
続すると共に、これらトランジスタと直列に選択トラン
ジスタを追加し、この選択トランジスタによって列選択
を行なっていた。このようにトランジスタのゲートにビ
ットラインを接続させると、出力母線と接地間のインピ
ーダンス差が比較的小さいという欠点があり、この欠点
のためセンス増幅器の信号出力レベルが減少してしまう
。さらに、選択トランジスタをセンス増幅器トランジス
タと直列に接続させると、出力母線から接地へ至るイン
ピーダンスが選択トランジスタのインピーダンスだけ増
大するという欠点がある。このため、出力母線に対して
一層高いプルアップィンピーダンスが必要となり、その
結果メモリ装置の本来の演算速度が低下することとなる
。相補的ビットラインを利用してビット列および単一ア
ドレス行を形成している半導体スタティックメモリ装置
においては、メモリセルを、配列を形成する各行および
列の交差点に設けている。各セルがアドレスされて作動
すると、対応する列の相補ビットラインに電圧変動が生
じて、これを検出して出力母線に転送する。本発明によ
れば、この機能を各列の相補的ビットラインに接続した
センス増幅器によって達成するものである。本発明のセ
ンス増幅器においては、通常の高電圧レベルのビット信
号（ＢＩＴ）および反転ビット信号（ＢＩＴ）を受信し
て低い電圧レベルに変換し、変換信号を出力母線（ＯＵ
ＴＰＵＴＢＵＳ）および反転出力母線（ＯＵＴＰＵＴＢ
ＵＳ）に接続した信号装置を構成する一対のＭＯＳＦＥ
Ｔトランジスタのゲートに供給する電圧変換器を含んで
いる。センス増幅器の電圧変換器は一対の回路網から成
り、この回路網は夫々２個の直列接続したＭＯＳＦＥＴ
トランジスタを有し、各ビットラインを各回路網の一個
のＭＯＳＦＥＴトランジスタのゲートに接続する。２つ
の回路網を一緒に接続してその一端を列選択入力端子に
接続し、この列選択入力端子には列が選択されたとき（
ＮチャンネルＭＯＳＦＥＴの場合には）正の電圧が発生
し、列が選択されない場合には接地電圧が生ずるように
する。

この電圧変換器は、出力母線に薮碗され出力母線上に高
い電圧レベルの信号を供給する信号装置を構成するＭＯ
ＳＦＥＴトランジスタの限界値しベルに近いバイアスレ
ベルの出力を作り出す。互いに相補的なビット及びビッ
トラインに現わた高いバイアス電圧を信号装置の限界値
電圧に近い低い電圧に変換することによって、これらビ
ットラインに生じた微小の信号差を信郎装置のインピー
ダンスにより大きく変化させることができる。本発明に
よるセンス増幅器においては、既知の回路のように出力
母線に複数のトランジスタを直列接続した結合インピー
ダンスを必要とせず、接地電位に対して１個のＦＥＴの
インピーダンスだけ設けているから、これにより出力母
線の一方に関して大地に対して形成すべきインピーダン
スを小さくすることができる。他方の母線には、信号ト
ランジスタの限界値電圧の近くまで変換された変換信号
により大地に対して高インピーダンスを与えることにな
る。その理由はこの変換信号がＭＯＳＦＥＴトランジス
タの限界値以下となるからである。従って、本発明の目
的は半導体スタティックメモリ装置用の改良センス増幅
器を提供するにある。

本発明の他の目的は、従来のセンス増幅器に比較して比
較的応答時間の速い半導体メモリ装置用センス増幅器を
提供するにある。

本発明の他の目的は特に感度がよくかつ読取期間中選択
されていない他のセンス増幅器を経る干渉またはクロス
トークを比較的受けにくい半導体メモリ装置用センス増
幅器を提供するにある。本発明の他の目的は比較的低電
力レベルで作動する半導体メモリ装置用センス増幅器を
提供するにある。

更に、本発明の他の目的は、高感度で応答速度の速いス
タティックＭＯＳＦＥＴメモリ装置を提供するものであ
る。

以下、図面により本発明の実施例につき説明する。

１図は単一のチップとして半導体メモリ装置を形成でき
る代表的なスタティック型のランダムアクセスメモリ回
路の一部分１０を示す。

この回路においては、行１，２・・・・・・ｎを付して
示した一連のアドレスライン１２を設け、これらアドレ
スラインを多数のビット列（列１，２・・・ｍ）と交差
させる。第１図の回路は図示の便宜のためのものであり
、実際には所望の大きさおよび容量のメモリ装置に任意
の数の列または行を使用することができる。各ビット列
は一対のビットライン１４およびビットライン１４ａか
ら成り、これらは相補的ビットライン構成として一般に
知られているものである。各列と行との交差点における
相補ビットライン１４，１４ａ間および行を構成するア
ドレスライン１２に、スタティックメモリセル１６を接
続する。このメモリセル１６を好ましくは１個以上のＭ
ＯＳＦＥＴトランジスタを含む任意好適な回路構成とす
ることができる。本発明に使用され得るランダムアクセ
スメモリセルの代表的なものとしては第２図に示すよう
な既知の６個のトランジスタを使用用した型のものがあ
る。

第２図に示すように、このメモリセル１６は蓄積素子と
して作用する一対の交差結合させたトランジスタ１８お
よび２０を具え、トランジスタ１８はそのソースを接地
電位に接続すると共にこのトランジスタを負荷トランジ
スタ２２に直列接続する。トランジスタ２０のソ−スを
接地すると共に、このトランジスタを同様な負荷トラン
ジスタ２４に直列接続する。両負荷トランジスタ２２お
よび２４のドレインおよびゲートをチップの電圧供給源
に接続する。一方の交差結合トランジスタ２０のゲート
をゲーテイングトランジスタ２６のドレィンに接続し、
そのソースをビットライン１４に接続する。同様に他方
の交差結合トランジスタ１８のゲートをゲーテイングト
ランジスタ２８のドレインに接続し、そのソースをビッ
トライン１４ａに接続する。ゲーテイングトランジスタ
２６および２８のゲートをワード選択または行アドレス
ライン１２に接続する。各ビット列の一端においては、
相補的ビットライン１４およびビットライン１４ａの全
てを個別のプルアップ装置２９を経てチップ用電圧供給
源Ｖ（Ｎチャンネル装置の場合にはブラス電圧）に並列
接続し、他端においては、各ビット列をその特定列中で
選択されたメモリセルの論理状態を決定するセンス増幅
器３０に接続する。

この選択を３２で示す列選択回路からの入力によって行
なう。各ビット列に対するセンス増幅器の出力端子を出
力母線３４および３４ａに接続し、これらの出力母線３
４および反転出力母線３４ａを介してチップからの読取
信号を供給する。第３図に示すように、これまでスタテ
ィックメモリ装置に使用された代表的なセンス増幅器２
９は一対の信号トランジスタ３１および３３を含み、こ
れらトランジスタ３１および３３のゲートをある列の相
補ビットラインの各ビットライン１４および１４ａに直
接接続する。

一方の信号トランジスタ３１のドレインを出力母線（Ｏ
ＵＴＰＵＴＢＵＳ）に接続し、他方の信号トランジスタ
３３のドレィンを反転出力母線（ＯＵＴＰＵＴＢＵＳ）
に接続する。これら両トランジスタのソースを列選択ト
ランジスタ３５に接続し、そのソースを接地しおよびゲ
ートを列選択入力端子に接続する。このような従来の回
路配置では、信号トランジスタ３１および３３には、相
補ビットライン上の重畳されたＤ．Ｃ．バイアスとメモ
リセルの出力との組合せから成る比較的高い電圧レベル
を供給することになるから、メモリセル出力の変化によ
って生ずる信号トランジスタ３１および３３のインピー
ダンス変化が比較的小さくなる欠点である。さらに、こ
れらの信号トランジスタは列選択トランジスタ３５と直
列またはスタックド接続しているので、出力母線にはよ
り高いプルアップィンピーダンスが必要となり、このた
め、動作速度の点でも不利益となる。第４図は本発明に
よるセンス増幅器の一例の構成を示す回路図である。

本発明による各センス増幅器３０は上述した欠点を除去
するものであり、第１および第２の２つの回路網３６お
よび３８から成る電圧変換部７０を具えている。第１回
路網３６は第ＩＭＯＳＦＥＴトランジスタ４０を含み、
これを負荷素子であるＭＯＳＦＥＴトランジスタ４２に
直列接続する。第２回路網３８は同様に直列鞍続した一
対のＭＯＦＥＴトランジスタ４４および４６を含み、後
者を負荷素子とする。この第１および第２回路網３６お
よび３８を一緒に接続して、その一端を特定のビット列
用の列選択手段３２に接続し、作動時にこれらの第１お
よび第２の回路網に電圧を供給し、これら第１および第
２の回路網３６および３８の他端を接地するかまたは端
子４８における基体電位のような基準電圧に接続する。
各回路網３６および３８の２つのＭＯＳＦＥＴトランジ
スタ４０および４６のゲートをビット列のビットライン
１４に接続し、他方のＭＯＳＦＥＴトランジスタ４４お
よび４２のゲートをビットライン１４ａに接続する。従
って、ビットおよびビットラインの信号が共に両回路網
の各ＭＯＳＦＥＴトランジスタにそれぞれ供給されるこ
とになる。第１回路網３６のＭＯＳＦＥＴトランジスタ
４０および４２間に導線５０の一端を接続し、その他端
を出力母線に接続した信号装置７１に接続する。この信
号装置７１は一対のＭＯＳＦＥＴトランジスタ５２およ
び５６から成り、導線５０の他端を一方のＭＯＳＦＥＴ
トランジスタ５２のゲートに接続し、そのドレィンを出
力母線（ＯＵＴＰＵＴＢＵＳ）３４に接続し、ソースを
大地電位または基準電圧に接続する。第２回路網３８の
ＭＯＳＦＥＴトランジスタ４４おび４６を別の導線５４
の一端に接続して他端を他方のＭＯＳＦＥＴトランジス
タ５６のゲートに接続する。

そして、このＭＯＳＦＥＴトランジスタ５６のドレィン
を反転出力母線（ＯＵＴＰＵＴＢＵＳ）３４ａに接続し
、そのソースを接地する。出力母線３４および反転出力
母線３４ａの双方を一対の負荷素子５８および６０を経
てチップ電源に接続する。動作中、議出し時にワード選
択行１２をアドレスしビット列を選択すると、この選択
された行および列の交差点におけるメモリセル１６が作
動し、この蓄積素子中の情報がビットライン１４および
１４ａに直接転送される。これにより、選択された列の
相補ビットライン１４，１４ａ上には選択されたメモリ
セルの情報に応じて電圧レベルの変化が生ずることにな
る。例えば、「１」レベルをメモリセルから読取った場
合には、ビットラインの電圧レベルは５ボルトであり、
ビットラインのレベルは３ボルトである。また「０」レ
ベルをメモリセルから読取った場合には、ビットおよび
ビットラインの電圧が入れ変わる。例えばビットライン
１４が５ボルトおよびビットライン１４ａが３ボルトと
いう相補信号をメモリセルから選択された列に接続され
ているセンス増幅器３０の第１および第２変換回路網３
６および３８に供給する。このとき、列選択手段３２か
らは鮫的高い電圧が両回路網に供給されるので、ＭＯＳ
ＦＥＴトランジスタ４０，４２，４４および４６が全て
作動する。従って、各回路網中の負荷素子であるＭＯＳ
ＦＥＴトランジスタ４２および４４とこれらに直列接続
されているＭＯＳＦＥＴトランジスタ４０および４６を
適切なインピーダンス比を有するように選択すれば、第
１および第２回路網３６および３８からの出力を予め選
択された比に従って減少させることができる。従って、
導線５４には低い電圧レベル（例えば２．６ボルト）に
変換された出力が生じ、この出力が信号装置７１の一方
のＭＯＳＦＥＴトランジスタ５６のゲートに供給される
と共に、より低い電圧レベル（例えば０．８ボルト）に
変換された出力が導線５川こ生じて、この出力が他方の
ＭＯＳＦＥＴトランジスタ５２のゲートに供給される。
この信号装置７１を構成するＭＯＳＦＥＴトランジスタ
５２および５６の限界値電圧ＶＴが１ボルトであるとす
ると、一方のＭＯＳＦＥＴトランジスタ５６だけが作動
し、このＭＯＳＦＥＴトランジスタ５６に接続されてい
る反転出力母線（ＯＵＴＰＵＴＢＵＳ）３４ａは接地電
位となる。他方のＭＯＳＦＥＴトランジスタ５２のゲー
トに供給される電圧はその限界値電圧よりも低い電圧と
なるから、このＭＯＳＦＥＴトランジスタ５２は作動せ
ず、このＭＯＳＦＥＴトランジスタ５２に接続されてい
る出力母線（ＯＵＴＰＵＴＢＵＳ）３４は負荷抵抗６０
により電源の電圧レベルとなる。上述したところより、
メモリセル１６からの電圧レベルを比較的高く維持でき
、これによりメモリセルからの信号の安定性を高めるこ
とができると共に他のセルからのクロストークやカップ
リングを本質的に受けにくくなる。

しかも、出力母線に接続されている信号装置７１を構成
するＭＯＳＦＥＴトランジスタ５２および５６の限界値
に近い低い電圧レベルに変換した信号を信号装置に供給
する構成としているから信号装置を効果的に作動させる
ことができる。

更に、出力母線とアースとの間に複数の素子をスタック
ドまたは直列接続せず、単一素子のインピーダンスのみ
を有するように構成しており、また、信号装置を構成す
るＭＯＳＦＥＴトランジスタの限界値に近いレベルで信
号レベルを変化させてるから、２つの母線上にはアース
に対して高いインピーダンス差を形成することができる
。その結果、メモリ装置はセンス増幅器からの比較的高
い信号レベルで作動しその応答時間も遠くなる。本発明
は上述した実施例にのみ限定されるものではなく、本発
明の精神および範囲を逸脱することなく種々の変形また
は変更をなし得ること明らかである。

【図面の簡単な説明】

第１図は代表的な半導体スタティックメモリ装層の一部
分を示すブロック図、第２図は代表的なスタティックメ
モリセルを示す回路図、第３図は従来のセンス増幅器を
示す回路図、第４図は本発明の原理を具体化したセンス
増幅器を詳細に示す回路図である。 １２……アドレスライン、１４……ビットライン、１４
ａ・・・・・・ビットライン、３０・・・・・・センス
増幅器、３２・・・・・・列選択回路、３４・・・・・
・出力母線、３４ａ・・…・反転出力母線、３６・…・
・第１回路網、３８・・・・・・第２回路網、４０，４
２，４４，４６，５ ２，５ ６．…．．ＭＯＳＦＥＴ
トランジスタ、４ ８・・・・・・接地端子、５０，５
４・・・・・・導線、５８，６０・・・・・・負荷素子
、７０…・・・電圧変換器、７１・・・・・・信号装置
。 ＦＩＧ‐Ｉ ＦＩＧ−２ ＦＩＧ‐３ ＦＩＧ・４

Claims (1)

【特許請求の範囲】
1. １ 各々が一連のアドレスライン１２の一つと、一連の
   ビツト列の一つに接続されている一対の相補ビツトライ
   ン１４，１４ａとに接続されているスタテイツクメモリ
   アレイ１６と、電圧供給源（＋Ｖ）と前記各ビツトライ
   ンとの間に接続され一定のバイアス電圧を供給するプル
   アツプ手段２９と、前記ビツト列を選択する各ビツト列
   用の列選択手段３２とを具える半導体ＭＯＳＦＥＴメモ
   リ装置に用いられ、一対の負荷要素５８，６０を介して
   前記電源（＋Ｖ）に接続されている相補的出力母線３４
   ，３４ａに接続されている各ビツト列用のセンス増幅器
   において、各々が前記出力母線の１つに接続されている
   ドレインと基準電圧に接続されているソースと絶縁ゲー
   トとを有する一対のＭＯＳＦＥＴ信号トランジスタ５２
   ，５６と、前記ビツトライン１４，１４ａと前記信号ト
   ランジスタのゲートとに接続されてビツトライン上に生
   ずる比較的高い電圧レベルを前記信号トランジスタの限
   界値に近い電圧レベルにシフトする電圧変換器７０とを
   具えていて、この電圧変換器７０がビツトラインを介し
   て電圧供給源（＋Ｖ）に接続されている一対の第１と第
   ２の回路網３６，３８を具え、この各回路網は直列に接
   続されている第１のＭＯＳＦＥＴトランジスタ４０，４
   ４と第２のＭＯＳＦＥＴトランジスタ４２，４６とを有
   しており各第１のトランジスタのソースを前記基準電圧
   に接続し、各第２のトランジスタのドレンを前記列選択
   手段３２に接続し前記第１の回路網の第１トランジスタ
   ４０のゲートと第２の回路網の第２トランジスタ４６の
   ゲートを共に一方のビツトライン１４に接続し、前記第
   ２の回路網の第１トランジスタ４４のゲートと第１の回
   路網の第２トランジスタ４２のゲートとを共に他方のビ
   ツトライン１４ａに接続し、前記信号トランジスタのう
   ちの一方のトランジスタ５２のゲートを前記第１回路網
   の第１トランジスタ４０と第２トランジスタ４２との間
   のノードに接続し、他方の信号トランジスタ５６のゲー
   トを第２回路網の第１トランジスタ４４と第２トランジ
   スタ４６間のノードに接続したことを特徴とするセンス
   増幅器。