JPS6030171A - 混成集積回路装置 - Google Patents
混成集積回路装置Info
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- JPS6030171A JPS6030171A JP58138477A JP13847783A JPS6030171A JP S6030171 A JPS6030171 A JP S6030171A JP 58138477 A JP58138477 A JP 58138477A JP 13847783 A JP13847783 A JP 13847783A JP S6030171 A JPS6030171 A JP S6030171A
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- ultraviolet rays
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/14—Structural association of two or more printed circuits
- H05K1/144—Stacked arrangements of planar printed circuit boards
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/18—Printed circuits structurally associated with non-printed electric components
- H05K1/181—Printed circuits structurally associated with non-printed electric components associated with surface mounted components
Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の技術分野］
本発明は、紫外線消去型リード・オンリー・メモリ（以
下ＵＶ−ＥＰＲＯＭと略記する）に他の集積回路素子を
電気的に接続し−ＩＡ化して構成される混成集積回路装
置に関りる。
下ＵＶ−ＥＰＲＯＭと略記する）に他の集積回路素子を
電気的に接続し−ＩＡ化して構成される混成集積回路装
置に関りる。
［発明の技術的背景］
Ｕ ｖ −Ｅ Ｐ ＲＯＭは、外部から集積回路チップ
に紫外線を照射することによりメモリセルに記憶されて
いる情報を消去Ｊることがでさ、再び新たな情報を記憶
さぜることができるように構成されている。
に紫外線を照射することによりメモリセルに記憶されて
いる情報を消去Ｊることがでさ、再び新たな情報を記憶
さぜることができるように構成されている。
第１図は、＜−（７）Ｊ： ウ’ｊ Ｕ Ｖ Ｅ Ｐ
ＲＯＭ １ ヲ示すもので、このＵ Ｖ −Ｅ Ｐ Ｉ
’＜ ＯＭ １では集積回路チップ２を収容したパッケ
ージ３の上面には紫外線透過窓４が設けられて、この透
過窓４を介しく、パッケージ３内部の集積回路デツプ２
に紫外ｉｆ ５を照射し冑るようになっＣる。紫外線透
過窓４１Ｊ石英ガラスやサファイア板、または透明アル
ミナ等から作られており、當時はこの紫外線透過窓４に
紫外線遮光シール（図示せず）が貼着されてメモリセル
に配憶された情報を保護づるにうにされている。そして
この情報の門人は、紫外線遮光シールを剥がし“Ｃ紫外
線透過窓１から強い紫外線を照射することにより行なわ
れる。
ＲＯＭ １ ヲ示すもので、このＵ Ｖ −Ｅ Ｐ Ｉ
’＜ ＯＭ １では集積回路チップ２を収容したパッケ
ージ３の上面には紫外線透過窓４が設けられて、この透
過窓４を介しく、パッケージ３内部の集積回路デツプ２
に紫外ｉｆ ５を照射し冑るようになっＣる。紫外線透
過窓４１Ｊ石英ガラスやサファイア板、または透明アル
ミナ等から作られており、當時はこの紫外線透過窓４に
紫外線遮光シール（図示せず）が貼着されてメモリセル
に配憶された情報を保護づるにうにされている。そして
この情報の門人は、紫外線遮光シールを剥がし“Ｃ紫外
線透過窓１から強い紫外線を照射することにより行なわ
れる。
ところで、ＵＶ−ＥＰＲＯＭにおいては、消去用の紫外
線光線やＰＲＯＭライタとの関係でジエディック（ｊｏ
ｉｎｔ ｅｌｅｃｔｒｏｎ ｄｅｖｉｃｅ ｅｎｇｉｎ
ｅｅｒｉｎｇｃｏｕｎｃｉｌ ： Ｊ Ｅ Ｄ Ｅ Ｃ
）で指定した形以外のパッケージは使用しＭ ＜ 、実
際はとんど用いられていない。しかし電子機器を小型化
する必要上、素子を小型のリードレスチップキャリアに
実装したり、あるいはペアチップを直接実装したいとい
う要求があり、Ｕ Ｖ −Ｅ Ｉ） ＲＯＭも混成集積
回路装置に実装して用いたいという要望が強かった。
線光線やＰＲＯＭライタとの関係でジエディック（ｊｏ
ｉｎｔ ｅｌｅｃｔｒｏｎ ｄｅｖｉｃｅ ｅｎｇｉｎ
ｅｅｒｉｎｇｃｏｕｎｃｉｌ ： Ｊ Ｅ Ｄ Ｅ Ｃ
）で指定した形以外のパッケージは使用しＭ ＜ 、実
際はとんど用いられていない。しかし電子機器を小型化
する必要上、素子を小型のリードレスチップキャリアに
実装したり、あるいはペアチップを直接実装したいとい
う要求があり、Ｕ Ｖ −Ｅ Ｉ） ＲＯＭも混成集積
回路装置に実装して用いたいという要望が強かった。
［背景技術の問題点］
しかるに、ＵＶ−ＥＰＲＯＭを混成集積回路装置に実装
し−Ｃ用いる場合には、Ｕ Ｖ −Ｅ Ｐ ＲＯＭのメ
モリセルに記１０されている情報を古換える必要がある
時のために、ｕ ｖ −Ｅ ｐ ＋＜ ＯＭのパッケー
ジの紫外線透過窓を混成集積回路ルム貿の表面に出して
おかなければならず、この紫外線透過窓に紫外線透過窓
のシールを貼着しでおかな（）れはならない。また、Ｕ
Ｖ −Ｅ Ｐ ＲＯＭを）１１成集積回路に収めるこ
とがデ１しく、ＵＶ−ＥＰＲＯＭのメモリ素子へのけ１
込み消去に市Ｉ坂のＩ−’ ＲＯＭレイク・１１）消去
器を用いることができないという欠点があっｌこ 。
し−Ｃ用いる場合には、Ｕ Ｖ −Ｅ Ｐ ＲＯＭのメ
モリセルに記１０されている情報を古換える必要がある
時のために、ｕ ｖ −Ｅ ｐ ＋＜ ＯＭのパッケー
ジの紫外線透過窓を混成集積回路ルム貿の表面に出して
おかなければならず、この紫外線透過窓に紫外線透過窓
のシールを貼着しでおかな（）れはならない。また、Ｕ
Ｖ −Ｅ Ｐ ＲＯＭを）１１成集積回路に収めるこ
とがデ１しく、ＵＶ−ＥＰＲＯＭのメモリ素子へのけ１
込み消去に市Ｉ坂のＩ−’ ＲＯＭレイク・１１）消去
器を用いることができないという欠点があっｌこ 。
さらにＵ Ｖ −Ｅ Ｐ ＲＯＭど他の集積回路素子と
を一体化した場合、平面的にスペースが大きくなってし
まい、小型化し難いという欠点すあっ７ｊ ０［発明の
目的］ 本発゛明はかかる従来の小情に対処してなされたもので
、Ｕ’ Ｖ −Ｅ Ｐ ＲＯＭと他の集積回路素子を混
成化して紫外線遮光シールを用いることなくＪト［〕Ｅ
Ｃで規格化されたパッケージを用いることができ、しか
もコンパクトで応用範囲の広い沢成集ＩＮｉ回路装置を
提供することを目的とηる。
を一体化した場合、平面的にスペースが大きくなってし
まい、小型化し難いという欠点すあっ７ｊ ０［発明の
目的］ 本発゛明はかかる従来の小情に対処してなされたもので
、Ｕ’ Ｖ −Ｅ Ｐ ＲＯＭと他の集積回路素子を混
成化して紫外線遮光シールを用いることなくＪト［〕Ｅ
Ｃで規格化されたパッケージを用いることができ、しか
もコンパクトで応用範囲の広い沢成集ＩＮｉ回路装置を
提供することを目的とηる。
［発明の概要］
すなわち本発明は、パッケージに紫外線透過窓を備えた
紫外線消去型リード・オンリー・メ七りに他の集積回路
素子を電気的に接続し一体化しくなる混成集積回路装置
においＣ１前記票外１！＋ｌ消去型リード・オンリー・
メモリと他の集積回路素子とをそれぞれ別のプリント基
板上に装着し、前記紫外線消去型リード・オンリー・メ
ヒリを装着したプリント基板と他の集積回路素子を装着
したプリント基板とをフレキシブルプリント基板ｃ′電
気的に接続し、前記他の集積回路素子を装着したプリン
ト基板で前記紫外線消去型リート・オンリー・メモリの
パッケージの前記紫外線透過窓を覆い１ｑるようにしで
なることを特徴とする混成集積回路装置である。
紫外線消去型リード・オンリー・メ七りに他の集積回路
素子を電気的に接続し一体化しくなる混成集積回路装置
においＣ１前記票外１！＋ｌ消去型リード・オンリー・
メモリと他の集積回路素子とをそれぞれ別のプリント基
板上に装着し、前記紫外線消去型リード・オンリー・メ
ヒリを装着したプリント基板と他の集積回路素子を装着
したプリント基板とをフレキシブルプリント基板ｃ′電
気的に接続し、前記他の集積回路素子を装着したプリン
ト基板で前記紫外線消去型リート・オンリー・メモリの
パッケージの前記紫外線透過窓を覆い１ｑるようにしで
なることを特徴とする混成集積回路装置である。
［発明の実施例］
以下本発明の詳細を図面に７Ｊζリ−一実施例についで
説明づる。
説明づる。
第２図は本発明になる混成集積回路装置の一実施例に用
いられる回路例を示ずブＬ１ツク図であり、第３図ａ３
よび第４図は第２図の回路例を実装した本発明になる混
成集積回路装置の一実施例を示す側面図Ｃある。
いられる回路例を示ずブＬ１ツク図であり、第３図ａ３
よび第４図は第２図の回路例を実装した本発明になる混
成集積回路装置の一実施例を示す側面図Ｃある。
第２図ないし第４図にａ３いて、符号６〜８は６４にビ
ンｈ ＣＭ ＯＳスタディツクＲＡ ＩＶＩを表わし、
このＣＭＯＳスタティックＲＡＭ６〜８はフラットパッ
ケージ１６に実装され−Ｃいる。また初号９は６４にピ
ッｈＵＶ−ＥＰＲＯＭであり、コ（７） ＵＶ−ＥＰＲ
ＯＭ９は他の回路素子りなゎらデコーダ１０、インバー
タ１１、ゲート回路１２とどしにリードレスチップキャ
リｉ’ １４に実装されている。前記ＣＭＯＳスタティ
ックＲＡ Ｍ ６７−８およびＵ Ｖ −Ｅ Ｐ ＲＯ
Ｍ ９の各データ入力端子Ａ ｏ ”□ＡＩ２は、デー
タ信号線ＡＣ接続されている。２Ｉ。
ンｈ ＣＭ ＯＳスタディツクＲＡ ＩＶＩを表わし、
このＣＭＯＳスタティックＲＡＭ６〜８はフラットパッ
ケージ１６に実装され−Ｃいる。また初号９は６４にピ
ッｈＵＶ−ＥＰＲＯＭであり、コ（７） ＵＶ−ＥＰＲ
ＯＭ９は他の回路素子りなゎらデコーダ１０、インバー
タ１１、ゲート回路１２とどしにリードレスチップキャ
リｉ’ １４に実装されている。前記ＣＭＯＳスタティ
ックＲＡ Ｍ ６７−８およびＵ Ｖ −Ｅ Ｐ ＲＯ
Ｍ ９の各データ入力端子Ａ ｏ ”□ＡＩ２は、デー
タ信号線ＡＣ接続されている。２Ｉ。
た、ＣＭＯＳスタティックＲＡ Ｍ ６〜８の各チップ
イネーブル信号入力端子ＣＥ＋は、それぞれデコーダ１
０の出ノＪ端子ＹＯ”−Ｙ２に接続されＣいる。また前
記ＣＭＯＳスタディツクＲＡ Ｍ （３〜８のチップイ
ネーブル信号入）ｊ端子ＣＥ２は、共通にチップイネー
ブル信号線ＣＥ２に接続されＣいる。ざらにＣＭＯＳス
タディツク１マＡＭ６〜８の各リードライト信号入力端
子Ｒ／Ｗは、ハ通にリードライ１へ信号線１＜／Ｗに接
続され−Ｃいる。またＣ ！ｖｌ ＯＳスタティックＲ
Ａ Ｍ ６〜８およびＵＶ−Ｅ Ｐ ＲＯＭ ９の入ツ
ノ信号端子Ｉ ／ Ｏ＋ 〜Ｉ ／ Ｏ。
イネーブル信号入力端子ＣＥ＋は、それぞれデコーダ１
０の出ノＪ端子ＹＯ”−Ｙ２に接続されＣいる。また前
記ＣＭＯＳスタディツクＲＡ Ｍ （３〜８のチップイ
ネーブル信号入）ｊ端子ＣＥ２は、共通にチップイネー
ブル信号線ＣＥ２に接続されＣいる。ざらにＣＭＯＳス
タディツク１マＡＭ６〜８の各リードライト信号入力端
子Ｒ／Ｗは、ハ通にリードライ１へ信号線１＜／Ｗに接
続され−Ｃいる。またＣ ！ｖｌ ＯＳスタティックＲ
Ａ Ｍ ６〜８およびＵＶ−Ｅ Ｐ ＲＯＭ ９の入ツ
ノ信号端子Ｉ ／ Ｏ＋ 〜Ｉ ／ Ｏ。
は、共通の入力信号線Ｉ１０に接続されている。
ざらにＣＭＯＳスタティックＲＡ Ｍ ６〜Ｆ３お、」
、びＵ Ｖ −Ｅ Ｐ ＲＯＭ ９のアウトブッ１〜イ
ネーブル信号端子ＯＥは、共通のアラ］・プツトイネー
ブル信号線ＯＥに接続されている。前記デコーダ１０の
各ＣＭＯＳスタティックＲＡＭ６〜８Ｊ５ｃＬ：ＯＵＶ
−ＥｐＲｏＭ９選択するチップセレクト信号入力端子Ａ
＋、Ａ２は、それぞれチップセレクｒ−４ｇ号線Ａ１、
Ａ２に接続されている。
、びＵ Ｖ −Ｅ Ｐ ＲＯＭ ９のアウトブッ１〜イ
ネーブル信号端子ＯＥは、共通のアラ］・プツトイネー
ブル信号線ＯＥに接続されている。前記デコーダ１０の
各ＣＭＯＳスタティックＲＡＭ６〜８Ｊ５ｃＬ：ＯＵＶ
−ＥｐＲｏＭ９選択するチップセレクト信号入力端子Ａ
＋、Ａ２は、それぞれチップセレクｒ−４ｇ号線Ａ１、
Ａ２に接続されている。
また、このデ」−夕１０の動作を可能どするイネ−ゾル
信号入力端子ＩＥ Ｎ Ｂは、インバータ１１を介して
ＵＶ−ＥＰＲＯＭ９の書込２Ｊを可能とづるプログラム
制御信号線ＰＧＭに接続されている。
信号入力端子ＩＥ Ｎ Ｂは、インバータ１１を介して
ＵＶ−ＥＰＲＯＭ９の書込２Ｊを可能とづるプログラム
制御信号線ＰＧＭに接続されている。
このプログラム制御信号線Ｐ Ｇ Ｍは、グー１〜回路
１２を介して前記ＵＶ−を二ｌ） ｌマＯＩＶＩ９のプ
］」グラム制御信号入力端子Ｐ Ｇ ＩＶＩおよびチッ
プイネーブル信号入力端子ＣＦに接続されて−いる。さ
らに前記ゲート１２の一方の入力端子には前記デコーダ
１０の出ノｊ端子Ｙ３が接続されている。
１２を介して前記ＵＶ−を二ｌ） ｌマＯＩＶＩ９のプ
］」グラム制御信号入力端子Ｐ Ｇ ＩＶＩおよびチッ
プイネーブル信号入力端子ＣＦに接続されて−いる。さ
らに前記ゲート１２の一方の入力端子には前記デコーダ
１０の出ノｊ端子Ｙ３が接続されている。
このようにして構成された本回路例の動作を次に説明づ
る。
る。
まず、各ＣＭＯＳスタディツクＲＡ Ｍ ６〜８ ＬＪ
２４、 Ｋバイｌ−ＲＡ Ｍを４＾）成し、ケ：］−ダ
１０の出力信号にについずれか１個のＣＭＯＳスタティ
ックＲＡＭのみが動作するＪζう選択される。また、Ｕ
Ｖ −ｌｘ Ｐ ＲＯＭ ９もデコーダ１０の出ツノ
信ｉじ線をグー１〜回路１２を介し゛Ｃ経由しＣ動作状
ｒ〜の制御が行なわれる。デコーダ１０に入力するブー
ツブセレク１〜信号線ＡｔＸＡ２上のヂップセレク１−
・信号により、このデコーダ１０の出力端子Ｙｏ”Ｙ３
のうち１個の出力のみがＯレベルどなると、そのＯレベ
ルとなった出ノｊ端子に接続されｋ ＣＭ ＯＳスタデ
ィツクＲＡＭ６〜８またはＵ Ｖ −Ｆ ［〕ＲＯＭ９
が動作Ｊる。
２４、 Ｋバイｌ−ＲＡ Ｍを４＾）成し、ケ：］−ダ
１０の出力信号にについずれか１個のＣＭＯＳスタティ
ックＲＡＭのみが動作するＪζう選択される。また、Ｕ
Ｖ −ｌｘ Ｐ ＲＯＭ ９もデコーダ１０の出ツノ
信ｉじ線をグー１〜回路１２を介し゛Ｃ経由しＣ動作状
ｒ〜の制御が行なわれる。デコーダ１０に入力するブー
ツブセレク１〜信号線ＡｔＸＡ２上のヂップセレク１−
・信号により、このデコーダ１０の出力端子Ｙｏ”Ｙ３
のうち１個の出力のみがＯレベルどなると、そのＯレベ
ルとなった出ノｊ端子に接続されｋ ＣＭ ＯＳスタデ
ィツクＲＡＭ６〜８またはＵ Ｖ −Ｆ ［〕ＲＯＭ９
が動作Ｊる。
しかるに、プログラム制御イム号線ＰＧＭ上のプログラ
ム制御信号が０レベルで（ｂると、デコーダ１０のイネ
ーブル信号入力端子ＥＮＢはインバータ１１によりルベ
ルとなり、このイネーブル信号入力端子ＥＮＢがルベル
である間は出力ＹＯ〜Ｙ３は、ヂツプヒレク１へ信号入
力端子Ａ＋、Ａ２の電圧レベルに係わりなくルベルに保
たハでしまう。従ってこのデコーダ１０は、この状態で
は各集積回路素子の選択作用を停止する。
ム制御信号が０レベルで（ｂると、デコーダ１０のイネ
ーブル信号入力端子ＥＮＢはインバータ１１によりルベ
ルとなり、このイネーブル信号入力端子ＥＮＢがルベル
である間は出力ＹＯ〜Ｙ３は、ヂツプヒレク１へ信号入
力端子Ａ＋、Ａ２の電圧レベルに係わりなくルベルに保
たハでしまう。従ってこのデコーダ１０は、この状態で
は各集積回路素子の選択作用を停止する。
この状態ではプログラム制御信弓線ＰＧＭ上のプログラ
ム制御信号がＯレベルであるので、グー１−回路］２を
介してＵＶ−ＥＰＲＯＭ９のブ１」グラム制御信号入力
端子１） Ｇ ＭがＯレベルに保たれ、ＵＶ−ＥＰＲＯ
Ｍ９が書込み可能な状態となっている。
ム制御信号がＯレベルであるので、グー１−回路］２を
介してＵＶ−ＥＰＲＯＭ９のブ１」グラム制御信号入力
端子１） Ｇ ＭがＯレベルに保たれ、ＵＶ−ＥＰＲＯ
Ｍ９が書込み可能な状態となっている。
りなわら、この状態ではデコーダ１０の出力端子Ｙｏ”
Ｙ３はルベルで、各ＣＭＯＳスタティックＲＡＭ６〜８
のチップイネーブル信号入力端子ＣＥ＋はいずれもルベ
ルで、各ＣＭＯＳスタティックＲＡ Ｍ ６〜８はその
動作を停止しており、一方、Ｕ Ｖ−Ｅ Ｐ ＲＯＭ
９のデツプイネーブル信条３入力端子ＣＥおよびプ１］
グラム制御信号入力端子ＰＧＭがグー１〜回路を介して
伝達されるプログラム制御信号線ＰＧＭ上のプログラム
制御信号によりＯレベルに保たれるので、ＵＶ−ＥＰＲ
ＯＭ９のみが円込み可能な状態となるのである。
Ｙ３はルベルで、各ＣＭＯＳスタティックＲＡＭ６〜８
のチップイネーブル信号入力端子ＣＥ＋はいずれもルベ
ルで、各ＣＭＯＳスタティックＲＡ Ｍ ６〜８はその
動作を停止しており、一方、Ｕ Ｖ−Ｅ Ｐ ＲＯＭ
９のデツプイネーブル信条３入力端子ＣＥおよびプ１］
グラム制御信号入力端子ＰＧＭがグー１〜回路を介して
伝達されるプログラム制御信号線ＰＧＭ上のプログラム
制御信号によりＯレベルに保たれるので、ＵＶ−ＥＰＲ
ＯＭ９のみが円込み可能な状態となるのである。
従つにの状態ＣＵＶ〜Ｉ三Ｐ ＲＯＭ ９のメモリ素子
にＰＲＯＭライタ笠によりデータの書き込みを行なうこ
とができる。
にＰＲＯＭライタ笠によりデータの書き込みを行なうこ
とができる。
このようにしてＵＶ−ＥＰＲＯＭ９へのデータのｇｌ込
みが終了し１（−４＊にプログラム制御信号線ＰＧＭ上
のプログラム制御信号がルベルとなると、インバータ１
１を介してデコーダ１０のイネーブル信号入）〕端子Ｅ
ＮＢがＯレベルとなるのＣ１デコーダ１０の動作が可能
となり、チップセレクト信号線Ａ＋ 、Ａ２上のデツプ
仁しクト信号によりＣＭＯＳスタティックＲＡ Ｍ ６
−８１、たｔ、、ｔ ｕ ｖ −Ｅ、ＰＲＯＭ９のうら
いずれか１つの集積回路素子が選択され、その選択され
た集積回路素子のデータの読出しまたはＣＭＯＳスタテ
ィックＲＡ Ｍ ６〜８に関してはデータのＩＢ込みも
行なわれる。
みが終了し１（−４＊にプログラム制御信号線ＰＧＭ上
のプログラム制御信号がルベルとなると、インバータ１
１を介してデコーダ１０のイネーブル信号入）〕端子Ｅ
ＮＢがＯレベルとなるのＣ１デコーダ１０の動作が可能
となり、チップセレクト信号線Ａ＋ 、Ａ２上のデツプ
仁しクト信号によりＣＭＯＳスタティックＲＡ Ｍ ６
−８１、たｔ、、ｔ ｕ ｖ −Ｅ、ＰＲＯＭ９のうら
いずれか１つの集積回路素子が選択され、その選択され
た集積回路素子のデータの読出しまたはＣＭＯＳスタテ
ィックＲＡ Ｍ ６〜８に関してはデータのＩＢ込みも
行なわれる。
本実施例の回路は第３図および第４図に示すように、Ｕ
Ｖ Ｅ Ｐ ＲＯＭ ９ Ｊ３よびデコーダ１０、イ
ンバータ１１、ゲート回路１２がり一トレスチツプギャ
リア１４に実装され、プリント基板１３上に装着される
。また、ＣＭＯＳスタディツク１＜ＡＭ６〜８はフラッ
トパッケージ１６に実装され、プリント基板′１５に装
着される。そしてこのプリント基板１３とプリント基板
１５（まフレキシブルプリント基板１７により電気的に
接続される。なお同号１８はプリン１〜基板１３と外部
回路との接続を目的とするリード端子であり、リード端
子１８のビン（大曲およびビンの幅はＪｌ＝ＤＥＣで指
定された寸法として汎用のＩＣソケツ１ヘヤＩ） ＲＯ
Ｍライタの使用を可７能とする。
Ｖ Ｅ Ｐ ＲＯＭ ９ Ｊ３よびデコーダ１０、イ
ンバータ１１、ゲート回路１２がり一トレスチツプギャ
リア１４に実装され、プリント基板１３上に装着される
。また、ＣＭＯＳスタディツク１＜ＡＭ６〜８はフラッ
トパッケージ１６に実装され、プリント基板′１５に装
着される。そしてこのプリント基板１３とプリント基板
１５（まフレキシブルプリント基板１７により電気的に
接続される。なお同号１８はプリン１〜基板１３と外部
回路との接続を目的とするリード端子であり、リード端
子１８のビン（大曲およびビンの幅はＪｌ＝ＤＥＣで指
定された寸法として汎用のＩＣソケツ１ヘヤＩ） ＲＯ
Ｍライタの使用を可７能とする。
第２図のＪ：うにして各リードレスデツプキャリア１４
おにひフラットパッケージ１６を基板１３．１５に装着
した状態でＵＶ４１）ＲＯＭ９のメモリ索子にデータの
書き込みを行なった後に第４図に示すように、基板１５
を基板１３上に折返し−Ｃ、リードレスチップキャリア
１４中に実装されたＵＶ −Ｅ Ｐ ＲＯＭ ９のパッ
ケージの紫外線透過窓をフラットパッケージ１６で覆い
紫外線の遮光を行なう。この際、フラン１〜パツケージ
１６とリードレスデツプキャリア１４とは接着剤で貼る
する。
おにひフラットパッケージ１６を基板１３．１５に装着
した状態でＵＶ４１）ＲＯＭ９のメモリ索子にデータの
書き込みを行なった後に第４図に示すように、基板１５
を基板１３上に折返し−Ｃ、リードレスチップキャリア
１４中に実装されたＵＶ −Ｅ Ｐ ＲＯＭ ９のパッ
ケージの紫外線透過窓をフラットパッケージ１６で覆い
紫外線の遮光を行なう。この際、フラン１〜パツケージ
１６とリードレスデツプキャリア１４とは接着剤で貼る
する。
このようにしてフラン１へパッケージ１６とり一ドレス
チップキャリア１４を貼合ＩＱ、Ｊｐ板１３上に装着さ
れたＵ Ｖ −Ｅ Ｐ ＲＯＭ ９の紫外線透過窓をＣ
ＭＯＳスタディ、ツタＲＡＭ６〜８が実装されたフラッ
トパッケージ１６により覆い、封止し−Ｃ外部からの遮
光を行なうのである。この際、遮光を完全にしてかつ機
械的強度を強化Ｊるために、第４図の貼合けた状態で黒
色のエボ４−シ樹脂等Ｃ回路全体をバッキングしてしま
えば全体としＣワンデツプの混成集積回路装「りとし−
Ｃ利用が可能になる。
チップキャリア１４を貼合ＩＱ、Ｊｐ板１３上に装着さ
れたＵ Ｖ −Ｅ Ｐ ＲＯＭ ９の紫外線透過窓をＣ
ＭＯＳスタディ、ツタＲＡＭ６〜８が実装されたフラッ
トパッケージ１６により覆い、封止し−Ｃ外部からの遮
光を行なうのである。この際、遮光を完全にしてかつ機
械的強度を強化Ｊるために、第４図の貼合けた状態で黒
色のエボ４−シ樹脂等Ｃ回路全体をバッキングしてしま
えば全体としＣワンデツプの混成集積回路装「りとし−
Ｃ利用が可能になる。
第５図は本発明になる混成Ｍ５積回路装置の他の実施例
を示づ側面図である。本実施例にＪ５い−Ｃは、Ｕ Ｖ
−Ｆ ｌ）ＲＯＭを実装ＪるパッケージとしＣ、リー
ドレスデツプキャリアを用いづ゛にＪトＤＥＣで規定さ
れ７ｊ仕様のＤＩＰ１９を用いた場合である。
を示づ側面図である。本実施例にＪ５い−Ｃは、Ｕ Ｖ
−Ｆ ｌ）ＲＯＭを実装ＪるパッケージとしＣ、リー
ドレスデツプキャリアを用いづ゛にＪトＤＥＣで規定さ
れ７ｊ仕様のＤＩＰ１９を用いた場合である。
このにうにＵ Ｖ−１三Ｐ ｆ＜ ＯＭをＪ１三［〕１
ぞ０１士４薬のＤＩＰ１９に実装し、このＤ Ｉ Ｐ
１９をＩＣソケット２１に装着する。このＩＣソケツ［
−２１はフレキシブルプリント基板２２にＪ、リプリン
ト基板２０と電気的に接続されており、このプリント基
板２０上にはＣＭＯＳスタティックＲＡ Ｍを実装した
フラットパッケージ２４が装着され”Ｃいる。
ぞ０１士４薬のＤＩＰ１９に実装し、このＤ Ｉ Ｐ
１９をＩＣソケット２１に装着する。このＩＣソケツ［
−２１はフレキシブルプリント基板２２にＪ、リプリン
ト基板２０と電気的に接続されており、このプリント基
板２０上にはＣＭＯＳスタティックＲＡ Ｍを実装した
フラットパッケージ２４が装着され”Ｃいる。
＃１ ｆ”ｒ ２３はＩＣソケット２１の出力リード端
子である。
子である。
コノヨうにしＴＵＶ−ＥＰＲＯＭをＤ ＩＰｌ ９上に
装着すればＵ Ｖ −Ｅ Ｐ Ｒ０１Ｖ＋の囚込み請人
が市販のＰＲＯＭライタや消去器２にＪ：り行なうこと
が可能となる。
装着すればＵ Ｖ −Ｅ Ｐ Ｒ０１Ｖ＋の囚込み請人
が市販のＰＲＯＭライタや消去器２にＪ：り行なうこと
が可能となる。
そし“にの第５図の状態でｕ ｖ −［１） ＲＯＭの
メモリ素子にデータを書込んだ後には、第４図と同様に
フレキシブルプリン１〜巣板２２を折り曲げ−Ｃプリン
ト基板２０をＩＣソケット２１上に覆い被け、フラン１
〜パツケージ２４とＤ Ｉ Ｐ １”’、９の表面を接
着剤により貼着しｒＵＶ−ＥＰＲＯＭの紫外線透過窓を
封止する。
メモリ素子にデータを書込んだ後には、第４図と同様に
フレキシブルプリン１〜巣板２２を折り曲げ−Ｃプリン
ト基板２０をＩＣソケット２１上に覆い被け、フラン１
〜パツケージ２４とＤ Ｉ Ｐ １”’、９の表面を接
着剤により貼着しｒＵＶ−ＥＰＲＯＭの紫外線透過窓を
封止する。
なお第２図の回路例の他に、例えば第５図に示したフラ
ットパッケージ２４中にＣＩｖｌ ＯＳスタティックＲ
ＡＭおよびＩ１０コン１〜ローラを有するワンデツプマ
イクロ］ンビュータを実装して、ＵＶ−ＥＰＲＯＭにそ
のマイクロコンピュータのＡペレーテイングシステムＯ
８を記憶さけると、ピギーバック型マイクロコンピュー
タと１１＋］様の（大曲を構成し得る。
ットパッケージ２４中にＣＩｖｌ ＯＳスタティックＲ
ＡＭおよびＩ１０コン１〜ローラを有するワンデツプマ
イクロ］ンビュータを実装して、ＵＶ−ＥＰＲＯＭにそ
のマイクロコンピュータのＡペレーテイングシステムＯ
８を記憶さけると、ピギーバック型マイクロコンピュー
タと１１＋］様の（大曲を構成し得る。
［発明の効果コ
以上説明したＪ：うに本発明になる瀝成集相回路装置に
おいては、ＬＩ Ｖ −Ｅ Ｆ） ＲＯＭを実装したチ
ップと他の集積回路素子を実装したチップをそれぞれ別
のプリント基板上に装青しで各プリン１一基板をフレキ
シブルプリン１〜基板ぐ電気的に接続し、ＵＶ−ＥＰＲ
ＯＭのメモリ素子にデータを書込んだ後には、他の集積
回路素子を装着した基板をＵＶ−ＥＰＲＯＭを装着した
基板上に折返して紫外線透過窓を封止りるＪ：うにした
のでＵ Ｖ −Ｅ ｌ） ＲＯＭを混成集積回路装置中
に実装し−Ｃ１このＵＶ−ＥＰＲＯＭへの出込み消去を
市販のｌ） ＲＯＭライタや消去器にＪ：り実行するこ
とが可能となる。
おいては、ＬＩ Ｖ −Ｅ Ｆ） ＲＯＭを実装したチ
ップと他の集積回路素子を実装したチップをそれぞれ別
のプリント基板上に装青しで各プリン１一基板をフレキ
シブルプリン１〜基板ぐ電気的に接続し、ＵＶ−ＥＰＲ
ＯＭのメモリ素子にデータを書込んだ後には、他の集積
回路素子を装着した基板をＵＶ−ＥＰＲＯＭを装着した
基板上に折返して紫外線透過窓を封止りるＪ：うにした
のでＵ Ｖ −Ｅ ｌ） ＲＯＭを混成集積回路装置中
に実装し−Ｃ１このＵＶ−ＥＰＲＯＭへの出込み消去を
市販のｌ） ＲＯＭライタや消去器にＪ：り実行するこ
とが可能となる。
さらに紫外線遮光用のシールを別に用意υ”る必要もな
くなり、回路のデバッギング操作を行なう場合には、回
路を平面状に広げて行ない、デバッキング操作が完了し
た後には機器に組込む以前にルキシプルプリント基板を
ＩＪｒ曲りＵＵＶ−ＥＰＲＯＭど他の集積回路素子を貼
＠覆ることが可能となり、回路のデ゛バッキング動作が
簡単にｉうえるとともに、この）昆成果槓回路装置１り
の電子機器ｌ＼の実装時には、平面的な実装閉度を高め
られるという効果も得られる。
くなり、回路のデバッギング操作を行なう場合には、回
路を平面状に広げて行ない、デバッキング操作が完了し
た後には機器に組込む以前にルキシプルプリント基板を
ＩＪｒ曲りＵＵＶ−ＥＰＲＯＭど他の集積回路素子を貼
＠覆ることが可能となり、回路のデ゛バッキング動作が
簡単にｉうえるとともに、この）昆成果槓回路装置１り
の電子機器ｌ＼の実装時には、平面的な実装閉度を高め
られるという効果も得られる。
第１図は従来の混成集積回路装置を示ｔｌＡ視図、第２
図は本発明による混成集積回路装置へ実装される回路例
を示１ブ１」ツク図、第３図Ｊ′３Ｊ、ひ第４図は本発
明になる混成集積回路装置の一実施例を承り側面図、第
５図は本発明になる１１Ｎ成集積回路装首の他の実施例
を承り側面図である。 １．９・・・・・・ＵＶ−１三［つ［Ｒ（）〜１２・・
・・・・・・・・・・集積回路デツプ３・・・・・・・
・・・・・パッケージ４・・・・・・・・・・・・紫外
線透過窓５・・・・・・・・・・・・紫外線 ６〜８・・・・・・ＣＭＯＳスタティックＲＡＭ１０・
・・・・・・・・・・・デコーダ１３．１５．２０・・
・プリント基板 １４・・・・・・・・・・・・リードレスチップキャリ
ア１６・・・・・・・・・・・・フラノ１〜パツケージ
１７・・・・・・・・・・・・フレキシブルプリン１−
基扱１８．２１・・・リード端子 １９・・・・・・・・・・・・ＤＩＰ ２１・・・・・・・・・・・・ＩＣソケッ１−代理人弁
理士 須 山 佐 − 第１図 赫 第２図 （ム
図は本発明による混成集積回路装置へ実装される回路例
を示１ブ１」ツク図、第３図Ｊ′３Ｊ、ひ第４図は本発
明になる混成集積回路装置の一実施例を承り側面図、第
５図は本発明になる１１Ｎ成集積回路装首の他の実施例
を承り側面図である。 １．９・・・・・・ＵＶ−１三［つ［Ｒ（）〜１２・・
・・・・・・・・・・集積回路デツプ３・・・・・・・
・・・・・パッケージ４・・・・・・・・・・・・紫外
線透過窓５・・・・・・・・・・・・紫外線 ６〜８・・・・・・ＣＭＯＳスタティックＲＡＭ１０・
・・・・・・・・・・・デコーダ１３．１５．２０・・
・プリント基板 １４・・・・・・・・・・・・リードレスチップキャリ
ア１６・・・・・・・・・・・・フラノ１〜パツケージ
１７・・・・・・・・・・・・フレキシブルプリン１−
基扱１８．２１・・・リード端子 １９・・・・・・・・・・・・ＤＩＰ ２１・・・・・・・・・・・・ＩＣソケッ１−代理人弁
理士 須 山 佐 − 第１図 赫 第２図 （ム
Claims (1)
- （１）パッケージに紫外線透過窓を備えた紫外線消去型
リード・オンリー・メモリに他の集積回路素子を電気的
に接続し一体化してなる混成集積回路装置において、前
記紫外線消去型リード・オンリー・メモリと他の集積回
路素子とをそれぞれ別のプリン１−基板上に装着し、前
記紫外線消去型リード・オンリー・メモリを装着したプ
リント基板と他の集積回路素子を装着したプリント基板
とをフレキシブルプリント基板で電気的に接続し、前記
他の集積回路素子を装着したプリント基板でｎＵ記紫外
線消去型リード・オンリー・メモリのパンケージの前記
紫外線透過窓を覆い得るようにしてなることを特徴とす
る混成集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58138477A JPS6030171A (ja) | 1983-07-28 | 1983-07-28 | 混成集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58138477A JPS6030171A (ja) | 1983-07-28 | 1983-07-28 | 混成集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6030171A true JPS6030171A (ja) | 1985-02-15 |
Family
ID=15222981
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58138477A Pending JPS6030171A (ja) | 1983-07-28 | 1983-07-28 | 混成集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6030171A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2861895A1 (fr) * | 2003-11-03 | 2005-05-06 | Commissariat Energie Atomique | Procede et dispositif de connexion de puces |
| KR100632469B1 (ko) * | 2004-04-20 | 2006-10-09 | 삼성전자주식회사 | 반도체 칩 패키지 |
-
1983
- 1983-07-28 JP JP58138477A patent/JPS6030171A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2861895A1 (fr) * | 2003-11-03 | 2005-05-06 | Commissariat Energie Atomique | Procede et dispositif de connexion de puces |
| WO2005045934A3 (fr) * | 2003-11-03 | 2006-03-02 | Commissariat Energie Atomique | Procede et dispositif de connexion de puces |
| US7569940B2 (en) | 2003-11-03 | 2009-08-04 | Commissariat A L'energie Atomique | Method and device for connecting chips |
| KR100632469B1 (ko) * | 2004-04-20 | 2006-10-09 | 삼성전자주식회사 | 반도체 칩 패키지 |
| US7372139B2 (en) | 2004-04-20 | 2008-05-13 | Samsung Electronics Co., Ltd. | Semiconductor chip package |
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