JPS6023432B2 - Ｍｏｓメモリ - Google Patents
ＭｏｓメモリInfo
- Publication number
- JPS6023432B2 JPS6023432B2 JP52147089A JP14708977A JPS6023432B2 JP S6023432 B2 JPS6023432 B2 JP S6023432B2 JP 52147089 A JP52147089 A JP 52147089A JP 14708977 A JP14708977 A JP 14708977A JP S6023432 B2 JPS6023432 B2 JP S6023432B2
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- JP
- Japan
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- circuit
- terminal
- memory
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
- G11C11/418—Address circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M7/00—Conversion of a code where information is represented by a given sequence or number of digits to a code where the same, similar or subset of information is represented by a different sequence or number of digits
- H03M7/001—Conversion of a code where information is represented by a given sequence or number of digits to a code where the same, similar or subset of information is represented by a different sequence or number of digits characterised by the elements used
- H03M7/005—Conversion of a code where information is represented by a given sequence or number of digits to a code where the same, similar or subset of information is represented by a different sequence or number of digits characterised by the elements used using semiconductor devices
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Description
【発明の詳細な説明】
本発明はＭＯＳスタティックメモリに関するものである
。
。
その中でもク。ックを用いない完全スタティックメモリ
を対象とする。完全スタティックメモリを大型コンピュ
ータのメインメモリに使用する場合、チップ非選択時に
消費電流を消滅することが必要となる。
を対象とする。完全スタティックメモリを大型コンピュ
ータのメインメモリに使用する場合、チップ非選択時に
消費電流を消滅することが必要となる。
その方式には、第１図ａ，ｂに示すような２つの方法が
知られている。第１図においてぐはパワスィッチのため
の信号であり、動作時には高（Ｈ）レベルであり、待機
時（チップ非選択時）には低くＬ）レベルとする。すな
わち、図１のａ，ｂいずれの方式においても待機時にＴ
，のＭＯＳトランジスタをオフさせ、回路に供給する伝
流パスを遮断する。一方、現在スタティックＭＯＳメモ
リセルには、第２図に示すような回路が多く用いられて
いる。
知られている。第１図においてぐはパワスィッチのため
の信号であり、動作時には高（Ｈ）レベルであり、待機
時（チップ非選択時）には低くＬ）レベルとする。すな
わち、図１のａ，ｂいずれの方式においても待機時にＴ
，のＭＯＳトランジスタをオフさせ、回路に供給する伝
流パスを遮断する。一方、現在スタティックＭＯＳメモ
リセルには、第２図に示すような回路が多く用いられて
いる。
メモリセルは、ｒ，，ｒ２，の抵抗Ｔ．，Ｌ，Ｌ，Ｔ４
のＭＯＳトランジスタで構成されている。なお、ｒ，，
ｒ２の抵抗の代わりにＭＯＳトランジスタが用いられる
こともある。Ｔ５，Ｔ６は負荷ＭＯＳであり、ＸＮ‘ま
、Ｘデコーダの出力であり、ＤＬ，ＤＬは、デジツト線
を示す。メモリセルにおいては、必ずＴ３，Ｔ４のうち
の一方がオンし、他方がオフしている。Ｘデコーダが選
択されると、ＸＮはＨレベルになり、Ｔ，，Ｔ２はオン
する。このとき、メモリセルのＴ３がオンＴ４がオフし
ていたとすると、Ｖｃｃ→Ｔ，→Ｔ５→アースという電
流バスが生じる。４０９６ワード×１ビットのメモリの
場合、メモリセルアレイとデコーダの配置は、例えば第
３図のようになっている。
のＭＯＳトランジスタで構成されている。なお、ｒ，，
ｒ２の抵抗の代わりにＭＯＳトランジスタが用いられる
こともある。Ｔ５，Ｔ６は負荷ＭＯＳであり、ＸＮ‘ま
、Ｘデコーダの出力であり、ＤＬ，ＤＬは、デジツト線
を示す。メモリセルにおいては、必ずＴ３，Ｔ４のうち
の一方がオンし、他方がオフしている。Ｘデコーダが選
択されると、ＸＮはＨレベルになり、Ｔ，，Ｔ２はオン
する。このとき、メモリセルのＴ３がオンＴ４がオフし
ていたとすると、Ｖｃｃ→Ｔ，→Ｔ５→アースという電
流バスが生じる。４０９６ワード×１ビットのメモリの
場合、メモリセルアレイとデコーダの配置は、例えば第
３図のようになっている。
第４図は、その関係をさらに具体的に示したものである
。Ｘｏ，Ｘ．・・・Ｘ鑓は×デコーダの出力が加えられ
る線、Ｙｏ，Ｙｒ・Ｙ６３はＹデコ−ダの出力が加えら
れる線を示す。ＴＯＯ，〜．・・・ｔ３．は第２図のち
，Ｌと同じ、負荷ＭＯＳであり、それぞれのデジット線
ＤＬｏ，ＤＬｏ…ＤＬ６３，ＤＬ６３と電源Ｖｃｃとの
間に設けられている。ＭＳＯＯＯＯ〜ＭＳ６３６３は第
２図の構成のメモリセルを示す。Ｔｏｏ′，Ｔｏ，′・
・・Ｔ６３，′は、それぞれのデジツト線についている
トランフアＭＯＳであり、そのゲートには上記のＹデコ
ーダの出力を受ける。今、動作時においてふが選択され
たとする。そうすると〜はＨレベルとなるので、例えば
ＭＳＯＯＯＯ〆モリセルにおいては、ＴＯＯ又はＴｏ，
からの電流パスが生じる。それは、ＭＳＯＯＯ１，ＭＳ
ＯＯ０２，…ＭＳＯ０６３においても同様のことが起こ
る。すなわち、あるＸデコーダが選択されると、その出
力をゲートとするＭＭＯＳトランジスタを介してメモリ
セル６４個に電流パスが生じる。従って待機時に×デコ
ーダ、メモリセルアレィでの消費電力を消滅するには次
のようなことが必要となる。
。Ｘｏ，Ｘ．・・・Ｘ鑓は×デコーダの出力が加えられ
る線、Ｙｏ，Ｙｒ・Ｙ６３はＹデコ−ダの出力が加えら
れる線を示す。ＴＯＯ，〜．・・・ｔ３．は第２図のち
，Ｌと同じ、負荷ＭＯＳであり、それぞれのデジット線
ＤＬｏ，ＤＬｏ…ＤＬ６３，ＤＬ６３と電源Ｖｃｃとの
間に設けられている。ＭＳＯＯＯＯ〜ＭＳ６３６３は第
２図の構成のメモリセルを示す。Ｔｏｏ′，Ｔｏ，′・
・・Ｔ６３，′は、それぞれのデジツト線についている
トランフアＭＯＳであり、そのゲートには上記のＹデコ
ーダの出力を受ける。今、動作時においてふが選択され
たとする。そうすると〜はＨレベルとなるので、例えば
ＭＳＯＯＯＯ〆モリセルにおいては、ＴＯＯ又はＴｏ，
からの電流パスが生じる。それは、ＭＳＯＯＯ１，ＭＳ
ＯＯ０２，…ＭＳＯ０６３においても同様のことが起こ
る。すなわち、あるＸデコーダが選択されると、その出
力をゲートとするＭＭＯＳトランジスタを介してメモリ
セル６４個に電流パスが生じる。従って待機時に×デコ
ーダ、メモリセルアレィでの消費電力を消滅するには次
のようなことが必要となる。
１ 待機時において×デコーダの鰭流パスを完全に遮断
すること。
すること。
２ 待機時Ｘデコーダの出力をＬとすること。
従来パワスィッチを持ったデコーダ回路として、４０９
６ビット×１ワードの場合を例をあげると第５図ａ，ｂ
に示すような回路が知られている。第５図において必ま
パワスィッチのための信号であり、動作時ではＨレベル
であり、待機時にはＬレベルである。まずａの回路は、
待機時において、？がＬレベルとなり、Ｔ８がオフする
。
６ビット×１ワードの場合を例をあげると第５図ａ，ｂ
に示すような回路が知られている。第５図において必ま
パワスィッチのための信号であり、動作時ではＨレベル
であり、待機時にはＬレベルである。まずａの回路は、
待機時において、？がＬレベルとなり、Ｔ８がオフする
。
従ってデコーダにおける電流パスは遮断される。しかし
出力はＨレベルになるので、メモリセルアレィにおいて
負荷ＭＯＳ（第４図のｔｏ〜Ｔ８，）からの電流パスが
生じるという欠点がある。ｂの回路で、Ｔ，はしきい値
がＯＶ近傍のデプレション型ＭＯＳ（以下ＤＭＯＳと称
す）。
出力はＨレベルになるので、メモリセルアレィにおいて
負荷ＭＯＳ（第４図のｔｏ〜Ｔ８，）からの電流パスが
生じるという欠点がある。ｂの回路で、Ｔ，はしきい値
がＯＶ近傍のデプレション型ＭＯＳ（以下ＤＭＯＳと称
す）。
又Ｔ，２はＤＭＯＳでロングサイクル時又は選択時が長
く続いた時のレベル補償用である。従ってｂ回路の欠点
は次の遜りである。すなわち待機時において、｛１１ア
ドレス入力も〜キが少なくとも１つがＨレベルのとき。
ＬのＭＯＳが完全にオフしないので、Ｖ似Ｔ，，Ｔ２、
アースという電流パスが生じる。
く続いた時のレベル補償用である。従ってｂ回路の欠点
は次の遜りである。すなわち待機時において、｛１１ア
ドレス入力も〜キが少なくとも１つがＨレベルのとき。
ＬのＭＯＳが完全にオフしないので、Ｖ似Ｔ，，Ｔ２、
アースという電流パスが生じる。
■ アドレス入力がすべてＬレベルのときこのときはＡ
点はＨレベルとなるので、Ｔ，ｏはオンする。
点はＨレベルとなるので、Ｔ，ｏはオンする。
従ってＶｃｃ，丸，Ｔ，。という電流パスが生じる。す
なわちｂの回路は、完全に待機時に電流パスを遮断する
ことができない。
なわちｂの回路は、完全に待機時に電流パスを遮断する
ことができない。
そこで、第５図ａ，ｂの回路の欠点をなくすために、本
発明はなされた。
発明はなされた。
第６図に示す本発明の実施例の回路が導かれる。Ｊ‘ま
パワスィッチのための信号であり、動作時にはＨレベル
、待機時にはＬレベルとなる。同図において、Ｔ，〜Ｔ
，３はＭＯＳＦＥＴであり、Ｖｃｃは電流の他方の端子
である。ＭＯＳＦＥＴＴ２〜Ｔ７のゲートには、同図に
示されているようにアドレス信号も〜ａ５が供給される
。Ｔ８は、パワースイッチを構成するＭＯＳＦＥＴであ
り、Ｔ，は負荷ＭＯＳＦＥＴである。上記ＭＯＳＦＥＴ
Ｔ，〜Ｌによりパワースイッチを有するＮＯＲ回路が構
成される。このＮＯＲ回路によりアドレス信号ａｏ〜ａ
５のデコードが行なわれ、ノードＡにアドレスデコード
信号が出力される。このアドレスデコード信号は、ＭＯ
ＳＦＥＴＴ９，Ｔ，ｏにより構成されたィンバータ回路
を介して、出力端子と回路の接地電位点（電源の一方の
端子）との間に設けられたＭＯＳＦＥＴＴ，３のゲート
に供給されている。ＭＯＳＦＥＴＴ，．は、パワースイ
ッチを横成するＭＯＳＦＥＴである。このＭＯＳＦＥＴ
Ｔ，．と、上記アドレスデコード信号をそのゲートに受
けるＭＯＳＦＥＴＴ，２とが、上記出力端子と上記電源
の他方の端子Ｖｑとの間に直列接続されている。上記ィ
ンバータ回路を構成するＭＯＳＦＥＴＴ，ｏのソースは
、上記パワースイッチを構成するＭＯＳＦＥＴＴ８を介
して回路の接地電位点に結合されている。すなわち、本
実施例においては、上記パワースイッチを構成するＭＯ
ＳＦＥＴＴ８が、ィンバータ回路とＮＯＲ回路とに共通
に使われている。上記パワースイッチを構成するＭＯＳ
ＦＥＴＴ８とＴ，．は、上記制御信号０によりスイッチ
制御される。すなわち、上記ＭＯＳＦＥＴＴ８とＴ，．
は、ＭＯＳメモリの選択時（動作時）にオン状態にされ
、ＭＯＳメモリの非選択時（待機時）にオフ状態にされ
る。このように、待機時には、公，Ｔ，．がオフするの
で、ＶＣＣ→Ｔ，→アース、ＶＣＣ→Ｔ９→Ｔ，。→ア
−ス、Ｖ的→Ｔ，２→Ｔ，３→アースという電流パスが
完全に遮断される。又Ａ，Ｂのレベルは、入力のアドレ
ス信号にかかわらずＨレベルとなり、Ｔ，３がオンする
のでＸＮは常にＬレベルとなる。従ってメモリセルフレ
ィでの負荷ＭＯＳ（第４図のＴＯＯ〜丸３，）からの電
流パスを遮断することができる。第６図に示されている
デコーダ回路は、アドレス信号ａｏ，ａ，，ａ２，ａ３
，ａ４，ａｓの組に対するデコーダ回路であり、第４図
に示されているＭＯＳ〆モリにこのデコーダ回路を用い
る場合には、他に同様な６３個のデコーダ回路が設けら
れる。
パワスィッチのための信号であり、動作時にはＨレベル
、待機時にはＬレベルとなる。同図において、Ｔ，〜Ｔ
，３はＭＯＳＦＥＴであり、Ｖｃｃは電流の他方の端子
である。ＭＯＳＦＥＴＴ２〜Ｔ７のゲートには、同図に
示されているようにアドレス信号も〜ａ５が供給される
。Ｔ８は、パワースイッチを構成するＭＯＳＦＥＴであ
り、Ｔ，は負荷ＭＯＳＦＥＴである。上記ＭＯＳＦＥＴ
Ｔ，〜Ｌによりパワースイッチを有するＮＯＲ回路が構
成される。このＮＯＲ回路によりアドレス信号ａｏ〜ａ
５のデコードが行なわれ、ノードＡにアドレスデコード
信号が出力される。このアドレスデコード信号は、ＭＯ
ＳＦＥＴＴ９，Ｔ，ｏにより構成されたィンバータ回路
を介して、出力端子と回路の接地電位点（電源の一方の
端子）との間に設けられたＭＯＳＦＥＴＴ，３のゲート
に供給されている。ＭＯＳＦＥＴＴ，．は、パワースイ
ッチを横成するＭＯＳＦＥＴである。このＭＯＳＦＥＴ
Ｔ，．と、上記アドレスデコード信号をそのゲートに受
けるＭＯＳＦＥＴＴ，２とが、上記出力端子と上記電源
の他方の端子Ｖｑとの間に直列接続されている。上記ィ
ンバータ回路を構成するＭＯＳＦＥＴＴ，ｏのソースは
、上記パワースイッチを構成するＭＯＳＦＥＴＴ８を介
して回路の接地電位点に結合されている。すなわち、本
実施例においては、上記パワースイッチを構成するＭＯ
ＳＦＥＴＴ８が、ィンバータ回路とＮＯＲ回路とに共通
に使われている。上記パワースイッチを構成するＭＯＳ
ＦＥＴＴ８とＴ，．は、上記制御信号０によりスイッチ
制御される。すなわち、上記ＭＯＳＦＥＴＴ８とＴ，．
は、ＭＯＳメモリの選択時（動作時）にオン状態にされ
、ＭＯＳメモリの非選択時（待機時）にオフ状態にされ
る。このように、待機時には、公，Ｔ，．がオフするの
で、ＶＣＣ→Ｔ，→アース、ＶＣＣ→Ｔ９→Ｔ，。→ア
−ス、Ｖ的→Ｔ，２→Ｔ，３→アースという電流パスが
完全に遮断される。又Ａ，Ｂのレベルは、入力のアドレ
ス信号にかかわらずＨレベルとなり、Ｔ，３がオンする
のでＸＮは常にＬレベルとなる。従ってメモリセルフレ
ィでの負荷ＭＯＳ（第４図のＴＯＯ〜丸３，）からの電
流パスを遮断することができる。第６図に示されている
デコーダ回路は、アドレス信号ａｏ，ａ，，ａ２，ａ３
，ａ４，ａｓの組に対するデコーダ回路であり、第４図
に示されているＭＯＳ〆モリにこのデコーダ回路を用い
る場合には、他に同様な６３個のデコーダ回路が設けら
れる。
この場合、特に制限されないが、上記パワースイッチＭ
ＯＳＦＥＴＴ８，Ｔ，．は、各デコーダ回路に対して共
通に使われる。このようにすると、パワースイッチＭＯ
ＳＦＥＴは２個で済むため、占有面積の小型化が図れる
。又図６においてＴ，，Ｌの代わりに抵抗負荷を使用す
ることも可能である。
ＯＳＦＥＴＴ８，Ｔ，．は、各デコーダ回路に対して共
通に使われる。このようにすると、パワースイッチＭＯ
ＳＦＥＴは２個で済むため、占有面積の小型化が図れる
。又図６においてＴ，，Ｌの代わりに抵抗負荷を使用す
ることも可能である。
第１図ａ，ｂおよび第５図ａ，ｂはパワースイッチを用
いた回路の回路図、第２図はスタテックＭＯＳメモリ回
路の回路図、第３図はメモリ回路のブロック図、第４図
は第３図のブロックの詳細を示す回路図、第６図は実施
例の回路図である。 Ｔ，〜Ｔ．３・…・・ＭＯＳＦＥＴ、？・・・・・・制
御信号、Ｖｃｃ・・…・電源端子、ろ〜格・・・・・・
アドレス入力端子。第１図第２図 第３図 第４図 第５図 第６図
いた回路の回路図、第２図はスタテックＭＯＳメモリ回
路の回路図、第３図はメモリ回路のブロック図、第４図
は第３図のブロックの詳細を示す回路図、第６図は実施
例の回路図である。 Ｔ，〜Ｔ．３・…・・ＭＯＳＦＥＴ、？・・・・・・制
御信号、Ｖｃｃ・・…・電源端子、ろ〜格・・・・・・
アドレス入力端子。第１図第２図 第３図 第４図 第５図 第６図
Claims (1)
- 【特許請求の範囲】 １ デジツト線と、ワード線と、上記デジツト線および
ワード線に結合された複数のメモリセルと、上記複数の
メモリセルから択一的にメモリセルを選択するためのデ
コーダ回路とを有し、かつ上記デコーダ回路は、電源を
接続するための第１および第２の電圧端子と、第１の出
力端子と、選択的に第２の電圧端子に接続されるべき共
通端子と、上記第１の電圧端子と上記第１の出力端子と
の間に接続された負荷手段と、上記第１の出力端子と上
記共通端子との間に、互いに並列に接続され、アドレス
信号がゲートに供給される複数のＭＯＳＦＥＴからなる
論理回路とを含み、メモリセルの選択にさいして、上記
共通端子が、上記第２の電圧端子に結合されるように構
成されてなるＭＯＳメモリにおいて、上記デコーダ回路
は、上記論理回路から出力された出力信号をゲートに受
ける第１のＭＯＳＦＥＴと、制御信号をゲートに受ける
第２のＭＯＳＦＥＴと、インバータ回路を介して、上記
論理回路の出力信号をゲートに受ける第３のＭＯＳＦＥ
Ｔと、上記制御信号をゲートに受け、かつ上記インバー
タ回路と上記第２の電圧端子との間に上記インバータ回
路に直列接続されるように結合された第４のＭＯＳＦＥ
Ｔとを含み、上記第１と第２のＭＯＳＦＥＴは、互いに
直列接続されるように、上記第１の電圧端子と第２の出
力端子との間に結合され、上記第３のＭＯＳＦＥＴは、
上記第２の出力端子と上記第２の電圧端子との間に結合
され、上記第２と第４のＭＯＳＦＥＴが、上記制御信号
により、ＭＯＳメモリの選択時にオン状態にされ、非選
択時にオフ状態にされることを特徴とするＭＯＳメモリ
。 ２ 上記共通端子は、上記インバータ回路と第４のＭＯ
ＳＦＥＴとの接続点に接続されていることを特徴とする
特許請求の範囲第１項記載のＭＯＳメモリ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52147089A JPS6023432B2 (ja) | 1977-12-09 | 1977-12-09 | Ｍｏｓメモリ |
| US05/964,894 US4275312A (en) | 1977-12-09 | 1978-11-30 | MOS decoder logic circuit having reduced power consumption |
| DE19782853204 DE2853204A1 (de) | 1977-12-09 | 1978-12-08 | Transistorschaltung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52147089A JPS6023432B2 (ja) | 1977-12-09 | 1977-12-09 | Ｍｏｓメモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5480041A JPS5480041A (en) | 1979-06-26 |
| JPS6023432B2 true JPS6023432B2 (ja) | 1985-06-07 |
Family
ID=15422213
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP52147089A Expired JPS6023432B2 (ja) | 1977-12-09 | 1977-12-09 | Ｍｏｓメモリ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4275312A (ja) |
| JP (1) | JPS6023432B2 (ja) |
| DE (1) | DE2853204A1 (ja) |
Families Citing this family (24)
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|---|---|---|---|---|
| JPS5828676B2 (ja) * | 1979-11-29 | 1983-06-17 | 富士通株式会社 | デコ−ダ回路 |
| JPS56101687A (en) * | 1979-12-27 | 1981-08-14 | Fujitsu Ltd | Semiconductor memory circuit |
| US4570244A (en) * | 1980-07-28 | 1986-02-11 | Inmos Corporation | Bootstrap driver for a static RAM |
| US4500799A (en) * | 1980-07-28 | 1985-02-19 | Inmos Corporation | Bootstrap driver circuits for an MOS memory |
| JPS6042554B2 (ja) * | 1980-12-24 | 1985-09-24 | 富士通株式会社 | Ｃｍｏｓメモリデコ−ダ回路 |
| JPS57171840A (en) * | 1981-04-16 | 1982-10-22 | Toshiba Corp | Driving circuit |
| JPS6052519B2 (ja) * | 1981-12-28 | 1985-11-19 | 富士通株式会社 | 半導体記憶装置のデコ−ダ回路 |
| US4471240A (en) * | 1982-08-19 | 1984-09-11 | Motorola, Inc. | Power-saving decoder for memories |
| JPS5979487A (ja) * | 1982-10-27 | 1984-05-08 | Nec Corp | デコ−ダ回路 |
| US4467455A (en) * | 1982-11-01 | 1984-08-21 | Motorola, Inc. | Buffer circuit |
| US4541078A (en) * | 1982-12-22 | 1985-09-10 | At&T Bell Laboratories | Memory using multiplexed row and column address lines |
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| JPH0795395B2 (ja) * | 1984-02-13 | 1995-10-11 | 株式会社日立製作所 | 半導体集積回路 |
| US4633220A (en) * | 1984-11-29 | 1986-12-30 | American Microsystems, Inc. | Decoder using pass-transistor networks |
| JPS61144790A (ja) * | 1984-12-18 | 1986-07-02 | Sharp Corp | アドレスデコ−ダ回路 |
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| JPH0828117B2 (ja) * | 1987-04-21 | 1996-03-21 | 日本電気株式会社 | デコーダ回路 |
| US5161121A (en) * | 1988-06-27 | 1992-11-03 | Oki Electric Industry Co., Ltd. | Random access memory including word line clamping circuits |
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| US6097218A (en) * | 1996-12-20 | 2000-08-01 | Lsi Logic Corporation | Method and device for isolating noise sensitive circuitry from switching current noise on semiconductor substrate |
| JP6353247B2 (ja) * | 2014-03-11 | 2018-07-04 | キヤノン株式会社 | 半導体装置、その制御方法、及びカメラ |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB1296067A (ja) * | 1969-03-21 | 1972-11-15 | ||
| US3702926A (en) * | 1970-09-30 | 1972-11-14 | Ibm | Fet decode circuit |
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Also Published As
| Publication number | Publication date |
|---|---|
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| JPS5480041A (en) | 1979-06-26 |
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