JPS60119777A - Gate turn-off thyristor - Google Patents
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Abstract
Description
【発明の詳細な説明】
[発明の技術分野]
本発明はゲートターンオフサイリスタに関し、特にその
チップ表面のメタライズ電極におけるリード線接合領域
の電極構造に関するものである。DETAILED DESCRIPTION OF THE INVENTION [Technical Field of the Invention] The present invention relates to a gate turn-off thyristor, and particularly to an electrode structure of a lead wire bonding region in a metallized electrode on a chip surface thereof.
[従来技術]
現在、省*m、省エネルギ化への対応は社会的使命とな
っている。これに対処するためにパワーエレクトロニク
スの分野では新機能素子が開発され、その需要は益々急
増する傾向にある。最近特にインバータヤチョッパ回路
に用いられる素子として、ゲートターンオフサイリスタ
が脚光を浴びるようになってきている。この理由として
、ゲートターンオフサイリスタが従来のトランジスタや
高速スイッチングサイリスタのいずれよりも高速スイッ
チング電力用素子として優れ、理想的な特長を持ってい
ることが挙げられる。その大きな特長の主なものを列挙
すると次のようである。(1)自己遮断能力を持ってい
るので従来の高速スイッチングサイリスタの場合のよう
に強制転流回路が不要となり、装置の小形軽量化が可能
となる。[Prior Art] Currently, energy saving and energy saving have become a social mission. In order to cope with this, new functional elements have been developed in the field of power electronics, and the demand for them is rapidly increasing. Recently, gate turn-off thyristors have been attracting attention as elements used particularly in inverter chopper circuits. The reason for this is that the gate turn-off thyristor is superior to both conventional transistors and high-speed switching thyristors as an element for high-speed switching power, and has ideal features. Its major features are listed below. (1) Since it has a self-shutoff ability, a forced commutation circuit unlike conventional high-speed switching thyristors is not required, and the device can be made smaller and lighter.
(2)わずかな制御電力で素子のΔンA°フ制御ができ
る。(3)従来の高速スイッチングサイリスタに比較し
てターンオフ時間の短いものが比較的容易に得られる。(2) It is possible to control the Δ and A° of the element with a small amount of control power. (3) A thyristor with a short turn-off time can be obtained relatively easily compared to conventional high-speed switching thyristors.
(4)高耐圧・大電流の素子が作りやすい。(5)lナ
ージ電流耐量がサーCリスタなみのに4fIiを持りて
いる。以上のような、長所を有するゲートターンオフサ
イリスタの主な応用分野は、電動力を主体とした産業機
器やインバータなどの電力変換鵬器および電源装置など
であるが、今後益々゛その応用分野の拡大が期待される
。(4) It is easy to make high-voltage and large-current devices. (5) It has a surge current withstand capacity of 4fIi, which is similar to that of the circuit C Lister. The main application fields of gate turn-off thyristors, which have the advantages mentioned above, are industrial equipment that mainly uses electric power, power converters such as inverters, and power supply devices, but the field of application will continue to expand in the future. There is expected.
一般にサイリスタはP型エミッタI’11. N型ベー
ス層、P型ベース層、およびN型1ミツタ虐のPNPN
4M構造からなり、それらのP型エミッタN、P型ベー
ス層、およびN型エミツタ層の表面にはそれぞれオーミ
ック接触するアノードメタライズ電極(以下「A電極j
とも呼ぶ)、ゲートメタライズ電極(以下「G電t^」
とも呼ぶ)、およびカソードメタライズ電極(以下「K
電極」とも呼ぶ)の3つの電極が設けられている。この
A−に電極間にA電極が正の電位になるようは所定の電
圧を印加しておいてG電極からに電極に小さな電流を流
せば、サイリスタはオフ状態からオン状態に移行してA
電極からに電極の方向に大きな主電流(オン電流)が流
れる。すなわち、これは無接点スイッチとしての動きが
可能である。しかし一般のサイリスタでは、一旦オフ状
態からオン状態に移行するとG電極の制御機能は失われ
てしまう。一般のサイリスタをオン状態からオフ状態に
戻すためには、(1)オン電流を保持電流以下に小さく
するか、または(2)外部からA−に電極間に逆方向に
電流を流しで強制的に遮断してやるかのいずれかの方法
を用いる必要がある。これに対してゲートターンオフサ
イリスタは基本的構造においで一般のサイリスタと同じ
Cあるが、一般のサイリスタと異なる大きな特徴は自己
遮断能力を有している点である。すなわち、オン状態に
あるゲートターンオフサイリスタのG−に!極間に逆電
流(K電極からG電極の方向への電流)を流すことによ
りそのゲートターンオフサイリスタをオン状態からオフ
状態に移行できる特徴がある。Generally, a thyristor has a P-type emitter I'11. N-type base layer, P-type base layer, and N-type 1-type PNPN
The P-type emitter N, P-type base layer, and N-type emitter layer each have an anode metallized electrode (hereinafter referred to as "A electrode j
), gate metallized electrode (hereinafter referred to as "G electric t^")
), and cathode metalized electrode (hereinafter referred to as "K"), and cathode metallized electrode (hereinafter referred to as "K
Three electrodes (also referred to as "electrodes") are provided. If a predetermined voltage is applied between the A- electrodes so that the A electrode has a positive potential, and a small current is passed from the G electrode to the electrodes, the thyristor shifts from the OFF state to the ON state.
A large main current (on current) flows from the electrode to the electrode. That is, it can operate as a non-contact switch. However, in a general thyristor, the control function of the G electrode is lost once the thyristor changes from the off state to the on state. In order to return a general thyristor from the on state to the off state, (1) reduce the on-current to below the holding current, or (2) force a current to flow in the opposite direction between the electrodes A- from the outside. It is necessary to use one of the following methods: On the other hand, a gate turn-off thyristor has the same basic structure as a general thyristor, but a major feature different from a general thyristor is that it has a self-shutoff ability. That is, to G- of the gate turn-off thyristor in the on state! It has a feature that the gate turn-off thyristor can be shifted from the on state to the off state by flowing a reverse current (current from the K electrode to the G electrode) between the electrodes.
次に従来のゲートターンオフサイリスタのチップの構造
について第1図ないし第3図を用いて説明する。第1図
はゲートターンオフサイリスタチップ100を上から見
た図であり、チップ1000周縁部にはガラスパッシベ
ーション109が設けられており、その内側にはゲート
メタライズ電極106が設番すられていて、ざらにその
内側に番よその電極106と櫛の歯状に入組んだカソー
ドメタライズ電極107が設けられており、それらの電
極間は保1!酸化11108によって絶縁されている。Next, the structure of a conventional gate turn-off thyristor chip will be explained using FIGS. 1 to 3. FIG. 1 is a top view of the gate turn-off thyristor chip 100. A glass passivation 109 is provided on the periphery of the chip 1000, and a gate metallized electrode 106 is numbered and roughened inside the glass passivation 109. On the inside thereof, there are arranged electrodes 106 and cathode metallized electrodes 107 which are intricately shaped like teeth of a comb, and the distance between these electrodes is 1! It is insulated by oxide 11108.
第2図は第1図にお1ブるチツブユ」」−の2−12部
に沿った断面構造を示しており、N型シリコン単結晶基
板101かうなるN型ベース層の上下にはそれぞれP型
ベース腑103とP型エミッタ層102が形成されてお
り、P型不純物としてガリウムやボロンなどが拡散され
ている。P型ベース層の上部表面層には、部分的領域に
リンなどのN型不約物を拡散されたN型エミツタ層10
4が形成されている。P型エミッタ層102.P型ベー
スl1g103.さらにN型ベース11!104の表面
には、それぞれアノードメタライズ電極105゜ゲート
メタライズ電極106.およびカソードメタライズ電極
107がオーミック接触するように形成されている。第
3図は第1図におけるチップ100の3−3部に沿った
断面構造を示1ノでおり、各部の構成は第2図と同様で
ある。一般に、アノードメタライズ電極105のメタラ
イズ層は、チップ100をはんだ付けによってヒートシ
ンクなどに固定できるように、たとえばAI −Mo
−Ni −Au 、 AI −Zn −1’Ji −A
u 、 cr −Ni−Auなどの積層構造のメタライ
ズが用いられる。FIG. 2 shows a cross-sectional structure along the 2-12 section of the chip shown in FIG. A type base layer 103 and a P-type emitter layer 102 are formed, and gallium, boron, or the like is diffused as a P-type impurity. In the upper surface layer of the P-type base layer, there is an N-type emitter layer 10 in which an N-type impurity such as phosphorus is diffused in a partial region.
4 is formed. P-type emitter layer 102. P type base l1g103. Further, on the surfaces of the N-type bases 11!104, an anode metallized electrode 105 and a gate metallized electrode 106. and a cathode metallized electrode 107 are formed in ohmic contact. FIG. 3 shows the cross-sectional structure of the chip 100 taken along the section 3--3 in FIG. 1, and the structure of each part is the same as that in FIG. 2. Generally, the metallized layer of the anode metallized electrode 105 is made of, for example, AI-Mo so that the chip 100 can be fixed to a heat sink or the like by soldering.
-Ni -Au, AI -Zn -1'Ji -A
A laminated metallization such as u, cr-Ni-Au is used.
一方、ゲートメタライズ電極106およびカソードメタ
ライズ電極107のメタライズ層としでは、ゲートター
ンオフサイリスタとして所定の性能を出ずのに必要な微
細パターンの加工形成に適したA1が用いられている。On the other hand, for the metallized layers of the gate metallized electrode 106 and the cathode metallized electrode 107, A1 is used, which is suitable for processing and forming a fine pattern necessary for a gate turn-off thyristor without achieving a predetermined performance.
ゲートターンオフサイリスタのオン状態からオフ状態へ
の移行過程、ツなわちターンオフ過程にお()る戸、ノ
ー ド電流(Aン電流)i]、ゲート電流i(Hおにび
アノード・カソード間電圧V、の時間変化は第6図(a
)、(b>、(c)のそれぞれにJ3ける横軸の時間t
に対する縦軸どして示されでいる。第6図(d)にはi
t 、lG oVAのそれぞれの位置関係が示されで
いる。ゲートターンオフサイリスタの評価の1項目とし
てターンオフ利得(GOrf )が上げられる。Qon
は式(1)のように1t(H,o(可制御オン電流)と
IG、(グー1〜逆電流ビークla)との比で表わされ
る。The transition process from the on state to the off state of the gate turn-off thyristor, that is, the transition process during the turn-off process, the node current (A current) i], the gate current i (H) and the anode-cathode voltage The time change of V is shown in Figure 6 (a
), (b>, (c), respectively, the time t on the horizontal axis in J3
It is shown on the vertical axis. In Figure 6(d), i
The respective positional relationships of t and lG oVA are shown. Turn-off gain (GOrf) is one of the evaluation items for gate turn-off thyristors. Qon
is expressed as the ratio of 1t(H,o (controllable on-current) and IG,(goo1 to reverse current peak la) as shown in equation (1).
Qoff −+ 7 G c 、/! a a −(’
I )したがってゲート電流igはターンオフ時に逆方
向へ−IGM^×”l TGO/’f G Rが流れる
。Qoff −+ 7 G c , /! a a -('
I) Therefore, at turn-off, the gate current ig flows in the opposite direction -IGM^×"l TGO/'f GR.
たとえば、I T a o =200A、 Qoff
=4の素子ではt riR=50Aとなり大きなゲート
逆電流が流れることになる。またゲー・1〜タ一ン号フ
サイリスタの過制御オン電流f TGOは式(2)で表
わされ、カソード有効電極幅(S)に逆比例する。For example, I T a o =200A, Qoff
In the element with =4, triR = 50A, and a large gate reverse current will flow. Further, the overcontrol on-current f TGO of the gate No. 1 to No. 1 futhyristors is expressed by equation (2), and is inversely proportional to the cathode effective electrode width (S).
I TI$≦Q−GofF−V**□VIrT/S・/
Dp ・−(2)ここで、VRG:ゲート逆電圧、Wp
:P型ベースを103の厚み、 ■:カソード電(引
107の長さ、 S:カソード電極107の幅、pr
:N型エミッタJilil1104下におけるP型へ〜
ス層103の横方向の抵抗である。I TI$≦Q-GofF-V**□VIrT/S・/
Dp ・−(2) Here, VRG: gate reverse voltage, Wp
: Thickness of P type base 103, ■: Length of cathode electrode 107, S: Width of cathode electrode 107, pr
: To P type under N type emitter Jilil1104 ~
This is the lateral resistance of the base layer 103.
したがって可制御オン電流1tcoを大ぎくして所定の
ゲートターンオフサイリスタの抵抗を得るためには、カ
ソード有効電極幅(S)をできる限り狭くすることが必
要であって、微細パターン形成がめられる。このためカ
ソードメタライズ電極107およびゲートメタライズ電
極106のメタライスとしてはA1が適していて一般に
採用されている。一方、l TGOが200A程度まで
のゲートターンオフサイリスタの組立方法にオl/Xで
は、コスト的な事情からアノード側はアノードメタライ
ズ電極105のヒートシンク板へのはんだ付は方法が用
いられ、またカソードメタライズ電極107およびゲー
トメタライズ電極106へは第7図(a )に拡大図と
して示したようにA1メタライズ面へ300〜400μ
m直径程度のA1細線300@超音波溶接して外部へ電
極を取出す方法が一般的である。しかし上述したように
IT c o + j RGとも大きな電流が流れるの
で、A1細線を用いる場合には複数本並列に超音波溶接
することが必要となり、組立作業性が悪いという欠点が
あった。Therefore, in order to obtain a predetermined gate turn-off thyristor resistance by increasing the controllable on-current 1tco, it is necessary to make the cathode effective electrode width (S) as narrow as possible, and formation of a fine pattern is required. Therefore, A1 is suitable as the metallization for the cathode metallized electrode 107 and the gate metallized electrode 106, and is generally employed. On the other hand, in the O/X assembly method for gate turn-off thyristors with a TGO of up to about 200 A, due to cost considerations, the anode side is soldered to the heat sink plate of the anode metallized electrode 105, and the cathode metallized electrode 105 is soldered to the heat sink plate. As shown in the enlarged view in FIG. 7(a), the electrode 107 and gate metallized electrode 106 have a thickness of 300 to 400 μm to the A1 metallized surface.
A common method is to take out the electrode to the outside by ultrasonically welding 300 A1 thin wires with a diameter of about m. However, as described above, a large current flows through both IT c o + j RG, so when using A1 thin wire, it is necessary to ultrasonically weld a plurality of wires in parallel, which has the drawback of poor assembly workability.
[発明の概要]
本発明はこのような従来のゲートターンオフサイリスタ
の欠点に鑑みてなされたもので、カソードメタライズ電
極およびゲートメタライズ電極へのリード線取付に際し
て当該ゲートターンオフサイリスタの性能を損うことな
く高い信頼性で作業性良く取付けることができるゲート
ターンオフサイリスタを提供づることを目的としている
。[Summary of the Invention] The present invention has been made in view of the drawbacks of the conventional gate turn-off thyristors, and provides a method for attaching lead wires to the cathode metallized electrode and the gate metallized electrode without impairing the performance of the gate turn-off thyristor. The purpose is to provide a gate turn-off thyristor that has high reliability and can be installed with good workability.
本発明の特徴は、第1の導電型の半導体からなる11の
ベース層と、その第1のベース層の一方の側に隣接する
第2の導電型の半導体からなる第2のベース層と、前記
第1のベース層の他方の側に隣接する第2の導電型の半
導体からなる第1のエミツタ層と、前記第2のベース層
の表面層における部分的領域に形成された第1の導電型
の半導体からなる第ンのエミツタ層を備え、その第2の
エミツタ層の表面パターン形状が櫛形であり、前記第1
のエミッタ層、前記第2のベース層、および前記第2の
lミッタ層の表面にそれぞれオーミック接触し“Cいる
メタライズ電極部を有するゲートターンオフサイリスタ
において、少なくとも前記第2の1ミッタ層上における
前記メタライズ電極部のリード線を接続する領域をはん
だ付Cプ可能なメタル電極構造にしたことである。The present invention is characterized by: 11 base layers made of a semiconductor of a first conductivity type; a second base layer made of a semiconductor of a second conductivity type adjacent to one side of the first base layer; a first emitter layer made of a second conductivity type semiconductor adjacent to the other side of the first base layer; and a first conductive layer formed in a partial region of the surface layer of the second base layer. a second emitter layer made of a type semiconductor, the surface pattern of the second emitter layer is comb-shaped;
In the gate turn-off thyristor, the gate turn-off thyristor has a metallized electrode portion that is in ohmic contact with the surfaces of the emitter layer, the second base layer, and the second l-mitter layer, respectively. The area where the lead wires of the metallized electrode part are connected has a metal electrode structure that can be soldered.
[発明の実施例]
本発明によるゲートターンオフサイリスタのチップ構造
を第4図、第2図、および第5図を用いて説明する。第
4図は本発明によるゲートターンオフサイリスタのチッ
プ上面図を示している。第4図のチップの2−2部に沿
った断面構造は第2図と同様であり、5−5部に沿った
断面構造は第5図に示されている。本発明によるゲート
ターンオフサイリスタチップの主要部分の構成は、従来
のものと同じであるのでその部分の詳細な説明は省く。[Embodiments of the Invention] A chip structure of a gate turn-off thyristor according to the present invention will be described with reference to FIGS. 4, 2, and 5. FIG. 4 shows a chip top view of a gate turn-off thyristor according to the invention. The cross-sectional structure of the chip along section 2--2 in FIG. 4 is the same as that in FIG. 2, and the cross-sectional structure along section 5-5 is shown in FIG. The structure of the main parts of the gate turn-off thyristor chip according to the present invention is the same as that of the conventional one, so a detailed explanation of that part will be omitted.
本発明によるゲートターンオフサイリスタチップと従来
のものとの構造上界なるところは、カソードメタライズ
電極107およびゲートメタライズ電極106のリード
線接続部領域107a。The structural boundary between the gate turn-off thyristor chip according to the present invention and the conventional one is the lead wire connection region 107a of the cathode metallized electrode 107 and the gate metallized electrode 106.
106aのメタライズ構造をリード線のはんだ付けが可
能なメタライズ層として形成し、リード線接続部以外の
カソードメタライズ電極107およびゲートメタライズ
電ell 06のメタライズ構造はゲートターンオフサ
イリスタの所定の性能を得るために微細パターン加工に
適したAllにして形成したことにある。リード線接続
部領域107a、106aのはんだ付は可能なメタライ
ズ構造としてはAI −Mo −Nl−AuあるいはA
I−Zll −Ni−Auなどの積層メタライズが用い
られる。この部分の積層メタライズの形成方法としては
蒸着による方法、あるいは蒸着と鍍金などの組合せの方
法を用いることができる。またこの部分のメタライズ層
形成方法としで、リード線接続部領域107a、106
a以外のA1メタライズ層形成時にてのメタライズ領域
107a、106aの下にも同時にA1メタライズ層を
蒸着方法で形成した後メタライズ領域’I O’7a
、106aの積層メタライズを形成する方法、あるいは
メタライズ領域107a、106a部分のみメタライズ
領域107.106のA1メタライス形成と別に行ない
、それぞれの領域のメタライズが連なるように別工程で
形成する方法のいずれでもよいことは言うまでもない。The metallized structure of 106a is formed as a metallized layer to which lead wires can be soldered, and the metallized structure of cathode metallized electrode 107 and gate metallized electrode 06 other than the lead wire connection part is formed to obtain a predetermined performance of the gate turn-off thyristor. The reason is that it is made of All-all, which is suitable for fine pattern processing. The metallized structure that can be soldered to the lead wire connection areas 107a and 106a is AI-Mo-Nl-Au or A.
Laminated metallization such as I-Zll-Ni-Au is used. As a method for forming the laminated metallization in this portion, a vapor deposition method or a combination method such as vapor deposition and plating can be used. Also, as a method for forming the metallized layer in this part, the lead wire connection areas 107a, 106
At the time of forming the A1 metallized layer other than a, an A1 metallized layer is simultaneously formed under the metallized regions 107a and 106a by a vapor deposition method, and then the metallized region 'IO'7a is formed.
, 106a, or a method in which only the metallized regions 107a and 106a are formed separately from the A1 metallization of the metallized regions 107 and 106, and the metallization in each region is formed in a separate process so that they are continuous. Needless to say.
リード線接続部領域107aおよび106aへのリード
線接続方法の一例を第7図(b)に示す。比較的薄い板
状の銅などの金属からなりかつはんだ付は可能なような
、ニッケル鍍金を施したリード線400がはんだ層20
0を介してリード線接続のために形成されたカソードメ
タライズ電極部107aまたはゲートメタライズ電極1
06aにはんだ付は固定される。またゲートターンオフ
サイリスタの電流容量の大きさく1vGoの大きさ)か
ら決まるIGRの大きさによっては、カソードメタライ
ズ電極構造部のみに本発明の方法を採用してもよいこと
は口うまでもない。An example of a method for connecting the lead wires to the lead wire connection areas 107a and 106a is shown in FIG. 7(b). A nickel-plated lead wire 400 made of a metal such as copper in a relatively thin plate shape and capable of being soldered is attached to the solder layer 20.
Cathode metallized electrode portion 107a or gate metallized electrode 1 formed for lead wire connection through 0
Soldering is fixed to 06a. It goes without saying that the method of the present invention may be applied only to the cathode metallized electrode structure depending on the size of IGR determined from the current capacity of the gate turn-off thyristor (1vGo).
さらに本発明は、ゲートターンオフサイリスク以外に、
微細パターンメタライズ電極を有するパワー1−ランジ
スタなどの半導体素子にも適用できることは言うまでも
ない。Furthermore, the present invention provides, in addition to the gate turn-off risk,
Needless to say, the present invention can also be applied to semiconductor devices such as power transistors having fine pattern metallized electrodes.
[発明の効果]
以上)ホべたように本発明よれば、ゲートターンオフサ
イリスタの特性を損うことなく、組立作業性良くリード
線を接続することが可能な高信頼性のゲートターンオフ
サイリスタを提供することができる。[Effects of the Invention] As described above, according to the present invention, a highly reliable gate turn-off thyristor is provided that allows connection of lead wires with good assembly workability without impairing the characteristics of the gate turn-off thyristor. be able to.
第1図は従来のゲートターンオフサイリスタチップの上
面図である。
第2図は第1図および第4図のチップの2−2部に沿っ
た断面構造図である。
第3図は第1図のチップを3−3部に沿っ1切断した断
面構造図である。
第4図は本発明の一実施例であるゲートターンオフサイ
リスタチップの上面図である。
ff15図は第4図のチップの5−5部に沿った断面4
fi造図である。
第6図はゲートターンオフサイリスタのターンオフ過程
におけるアノード電流、ゲート7tf流、アノード・カ
ソード間電圧のそれぞれの時間変化と測定値dを示4゛
図である。<a >はノ)ノード電流j「の時間変化、
(b)はグー 1〜電流i(Hの部間変化、(C>はア
ノード・カソード間電圧ν8の時間変化を示し、(d
)はこれらi、、i6.v、の位置関係を示しくいる。
第7図はカソードメタライズ電極またはゲートメタライ
ズ電極にリード線を接続する方法を示す図である。(a
)は従来の方法を示し、(b)は本発明による方法を
示している。
図におい−(,100はゲートターンオフサイリスタチ
ップ、101はN型半導体からなるN型ベース層、10
2はP型半導体からなるP型エミッタ層、103はP型
ベース層、104はN型エミッタ■、105は7ノード
メタライズ電極、106はゲー[・メタライズ電極、1
06aはゲートメタライズ電極のリード線接続領域、1
07はカソードメタ−ライス心極、107aはカソード
メタライス電極のリード線接続領域、108はゲート・
カソード間保II酸化膜、109はガラスパッシベーシ
ョン被膜、200ははんだ層、300はA1111!1
線、400は銅リード板、Aは7ノード電極、1<14
カソード電極、Gはゲート電極、i↑はアノード(Aン
)電流、IGはゲート電流を示す゛。
なJ3各図にa3いで、同一符号は同一内容または相当
部分を承り。
代理人 大 岩 増 雄
第1図
第2図
第3図
第4図
第5図
第6図
第7図
手 1売 月) 正 ;!:(自うれ )G(コ゛tr
i
昭和 年 月 11
1、事件の表示 持願昭58−228043号2、発明
の名称
ケートターンオフザイリスタ
ζ3、ナ+Ii iJ:、をする者
代表者 片 +I+ f: 八 部
5、補正の対象
明細書の発明の詳細な説明の欄および図面の簡単な説明
の欄
6、補正の内容
(1) 明細書第6頁第12行の[N型ベースfi11
04Jを「N型エミッタJ1104Jに訂正する。
(2) 明細書第8頁第3行のriGnAx=1目+
o、 / I c * JをI’tGMAx−tGR=
ITao/GoffJに訂正する。
(3) 明細書第8頁第7行の「過制御オン電流」を「
可制御オン電流」に訂正する。
(4) 明細書第6頁第12行の「横方向の抵抗」を「
平均比抵抗」に訂正する。
(5) 明細書第8頁第16行の「抵抗」を「性能」に
訂正する。
(6) 明細書第15頁第3行のrlooJをrloo
Jに訂正する。
(7) 明細書第15頁第16行の「IGはゲート電流
を示す。」を[iGはゲート電流、VAはアノードカソ
ード間電圧を示す。」に訂正する。
以上FIG. 1 is a top view of a conventional gate turn-off thyristor chip. FIG. 2 is a cross-sectional structural diagram of the chip shown in FIGS. 1 and 4 taken along section 2-2. FIG. 3 is a cross-sectional structural diagram of the chip shown in FIG. 1 taken along section 3--3. FIG. 4 is a top view of a gate turn-off thyristor chip which is an embodiment of the present invention. Figure ff15 is a cross section 4 along section 5-5 of the chip in Figure 4.
It is a fi drawing. FIG. 6 is a diagram showing the time changes and measured values d of the anode current, gate 7tf current, and anode-cathode voltage during the turn-off process of the gate turn-off thyristor. <a> is the time change of the node current j,
(b) shows the change in the current i(H), (C> shows the time change in the anode-cathode voltage ν8, and (d
) are these i,,i6. Let us show the positional relationship of v. FIG. 7 is a diagram showing a method of connecting a lead wire to a cathode metallized electrode or a gate metallized electrode. (a
) shows the conventional method, and (b) shows the method according to the present invention. In the figure - (, 100 is a gate turn-off thyristor chip, 101 is an N-type base layer made of an N-type semiconductor, 10
2 is a P-type emitter layer made of a P-type semiconductor, 103 is a P-type base layer, 104 is an N-type emitter, 105 is a 7-node metallized electrode, 106 is a gate metallized electrode, 1
06a is the lead wire connection area of the gate metallized electrode, 1
07 is the cathode metal rice core, 107a is the lead wire connection area of the cathode metal rice electrode, and 108 is the gate electrode.
Cathode insulation II oxide film, 109 is glass passivation film, 200 is solder layer, 300 is A1111!1
wire, 400 is copper lead plate, A is 7 node electrode, 1<14
G is the cathode electrode, G is the gate electrode, i↑ is the anode (A) current, and IG is the gate current. In each figure, the same reference numerals indicate the same content or corresponding parts. Agent Masuo Oiwa Figure 1 Figure 2 Figure 3 Figure 4 Figure 5 Figure 6 Figure 7 Hand 1 sale month) Positive ;! :(self-pleased)G(kottr)
i Month 11 1. Indication of the case No. 1987-228043 2. Name of the invention Kate turn off the lister ζ 3, Na+Ii iJ: Representative of the person doing the work +I+ f: 8 Part 5, Specification subject to amendment Column 6 for detailed description of the invention and brief description of drawings in the book, contents of amendment (1) [N-type base fi11] on page 6, line 12 of the specification
04J is corrected to “N-type emitter J1104J.” (2) riGnAx in the third line of page 8 of the specification = 1st +
o, /Ic*J as I'tGMAx-tGR=
Corrected to ITao/GoffJ. (3) Change “over-controlled on-current” on page 8, line 7 of the specification to “
Corrected to ``controllable on-current.'' (4) Change “lateral resistance” on page 6, line 12 of the specification to “
Corrected to "average resistivity". (5) "Resistance" on page 8, line 16 of the specification is corrected to "performance." (6) rloooJ on page 15, line 3 of the specification
Correct to J. (7) "IG indicates gate current" on page 15, line 16 of the specification [iG indicates gate current, VA indicates anode-cathode voltage. ” is corrected. that's all
Claims (3)
と、前記第1のベース層の一方の側に隣接ジーる第2の
導電型の半導体からなる第2のベース層と、前記第1の
ベース層の他方の側に隣接する第2の導電型の半導体か
らなる第1のエミツタ層と、前記第2のベース層の表面
層における部分的領域に形成された第1の導電型の半導
体からケる第2のエミツタ層を備え、前記第2のエミツ
タ層の表面パターン形状が櫛型であり、前記第1のエミ
ッタ層、前記第2のベース層、および前記第2の1ミッ
タ層の表面にそれぞれオーミック接触しているメタライ
ズ(金属化)電極部を有するグー1〜ターンオフサイリ
スタにおいて、少なくとも前記第2のエミツタ層上の前
記メタル電極部へリード線を接続するための接続領域を
はんだ付は可能なメタライズ電極構造にしたことを特徴
とするゲートターンオフサイリスタ。(1) a first base layer made of a semiconductor of a first conductivity type; a second base layer made of a semiconductor of a second conductivity type adjacent to one side of the first base layer; a first emitter layer made of a second conductivity type semiconductor adjacent to the other side of the first base layer; and a first conductivity type formed in a partial region of the surface layer of the second base layer. a second emitter layer made of a semiconductor, the surface pattern of the second emitter layer is comb-shaped, and the first emitter layer, the second base layer, and the second emitter layer are In the turn-off thyristor having metalized electrode parts in ohmic contact with the surfaces of the layers, at least a connection area for connecting a lead wire to the metal electrode part on the second emitter layer is provided. A gate turn-off thyristor characterized by a metallized electrode structure that allows soldering.
付は可能なメタライズ電極Wet造にしたことを特徴と
する特許請求の範囲第1項記載のゲートターンオフサイ
リスタ。(2) The gate turn-off thyristor according to claim 1, wherein the connection region on the second base layer is made of a metalized electrode wet structure that can be soldered.
極構造が前記第1または第2の半導体表面側からAI
−Mo −Nl−AuまたはAI −Zn −Nl−A
uの積層構造となっていることを特徴とする特許請求の
範囲第1項または第2項記載のゲートターンオフサイリ
スタ。(3) The metallized electrode structure of the connection area, which can be soldered, is connected to the AI from the first or second semiconductor surface side.
-Mo -Nl-Au or AI -Zn -Nl-A
3. The gate turn-off thyristor according to claim 1, wherein the gate turn-off thyristor has a laminated structure.
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