JPS5987566A - メモリアクセス検出方式 - Google Patents
メモリアクセス検出方式Info
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- JPS5987566A JPS5987566A JP57197495A JP19749582A JPS5987566A JP S5987566 A JPS5987566 A JP S5987566A JP 57197495 A JP57197495 A JP 57197495A JP 19749582 A JP19749582 A JP 19749582A JP S5987566 A JPS5987566 A JP S5987566A
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Links
- 238000012545 processing Methods 0.000 claims abstract description 5
- 238000001514 detection method Methods 0.000 claims description 16
- 238000013519 translation Methods 0.000 claims description 9
- 230000006866 deterioration Effects 0.000 abstract description 3
- 238000006243 chemical reaction Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- VYGQUTWHTHXGQB-FFHKNEKCSA-N Retinol Palmitate Chemical compound CCCCCCCCCCCCCCCC(=O)OC\C=C(/C)\C=C\C=C(/C)\C=C\C1=C(C)CCCC1(C)C VYGQUTWHTHXGQB-FFHKNEKCSA-N 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 238000012360 testing method Methods 0.000 description 2
- 101100463466 Arabidopsis thaliana PER8 gene Proteins 0.000 description 1
- 101100407810 Pichia angusta PEX10 gene Proteins 0.000 description 1
- 239000011717 all-trans-retinol Substances 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 235000019172 retinyl palmitate Nutrition 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/36—Prevention of errors by analysis, debugging or testing of software
- G06F11/362—Debugging of software
- G06F11/3636—Debugging of software by tracing the execution of the program
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/30—Monitoring
- G06F11/34—Recording or statistical evaluation of computer activity, e.g. of down time, of input/output operation ; Recording or statistical evaluation of user activity, e.g. usability assessment
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/10—Address translation
- G06F12/1027—Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB]
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Memory System Of A Hierarchy Structure (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、例えばプログラム事象記録を行ｌよう場合に
特に指定されたメモリ領域に対するメモリアクセスの検
出方式に関する。
特に指定されたメモリ領域に対するメモリアクセスの検
出方式に関する。
プログラムデバッグ手段としてプログラム事象記録（以
後これをＰ Ｅ Ｉ（、と略す）を行なうことが知られ
ており、このうちの１つとしてメモリ領域に関するＰＥ
Ｒ，がある。これは、オア１図に示すように、ＰＥＲの
対象となるメモリ領域を示す２つのアドレス（以後こｆ
ｔｙＰＥＲアドレスと呼ぶ）とメモリへのアクセスアド
レスとの比較を行なうことにより実施し℃いる。ＰＥ几
Ｓは、ＰＲ几対象メモリ領域の開始アドレスを示し、Ｐ
ＥＲＥは終了アドレスを示す。命令読み出し、又はデー
タ■込みによるアクセス時のメモ、アドレス（８Ａ）が
ＰＥ几Ｓ、ＰＥＲＥで指定されたメモリ領域内に対する
アクセスであるかどうかを比較手段３でチェックし、領
域内であれば、プログラムへの割込みを発生し、この時
の命令アドレスや割込みの種類等が記録される。
後これをＰ Ｅ Ｉ（、と略す）を行なうことが知られ
ており、このうちの１つとしてメモリ領域に関するＰＥ
Ｒ，がある。これは、オア１図に示すように、ＰＥＲの
対象となるメモリ領域を示す２つのアドレス（以後こｆ
ｔｙＰＥＲアドレスと呼ぶ）とメモリへのアクセスアド
レスとの比較を行なうことにより実施し℃いる。ＰＥ几
Ｓは、ＰＲ几対象メモリ領域の開始アドレスを示し、Ｐ
ＥＲＥは終了アドレスを示す。命令読み出し、又はデー
タ■込みによるアクセス時のメモ、アドレス（８Ａ）が
ＰＥ几Ｓ、ＰＥＲＥで指定されたメモリ領域内に対する
アクセスであるかどうかを比較手段３でチェックし、領
域内であれば、プログラムへの割込みを発生し、この時
の命令アドレスや割込みの種類等が記録される。
従来メモリ領域に関するＰＨ−Ｒをプログラムが指定す
ると、命令の読み出しまたはデータの書き込みの度にＰ
Ｅ几子アドレスアクセスアドレスとの比較を実施してい
る。しかし、この方法では、命令の読み出しまたはデー
タの書込みの度に比較動作を行なっているため、各メモ
リアクセスに多くの時間がかかり、演算処理動作が非常
に遅くなる。このため、メモリ領域に関するＰＥＲを用
いるデバッグ時間が増大する欠点を持っていた。
ると、命令の読み出しまたはデータの書き込みの度にＰ
Ｅ几子アドレスアクセスアドレスとの比較を実施してい
る。しかし、この方法では、命令の読み出しまたはデー
タの書込みの度に比較動作を行なっているため、各メモ
リアクセスに多くの時間がかかり、演算処理動作が非常
に遅くなる。このため、メモリ領域に関するＰＥＲを用
いるデバッグ時間が増大する欠点を持っていた。
本発明の目的は、指定されたメモリ領域に対するメモリ
アクセスの検出を性能の低下なく実現することにある。
アクセスの検出を性能の低下なく実現することにある。
近年のデータ処理装置では、論理アドレス空間と実アド
レス空間との間のアドレス変換機能は必須であり、この
ため、アドレス変換テーブルの内容の一部を保持してお
くためのアドレス変換バッファ（以後これをＴＬＢと略
す）が必ず装備されるよ５［なってきた。そこで本発明
は、このＴＬＢがメモリアクセス時に常に参照されるこ
とに着目し、ＴＬＨの各エントリに、当該エントリに対
応するメモリ領域がアクセス検出対象領域を含むかどう
かを表わす識別情報を付加しておく。そして、メモリへ
のアクセス時、参照さ）１．たエントリに対応するメモ
リ領域がアクセス検出対象領域を含んでいることを前記
識別情報によって検出した時だけ、アクセスアドレスが
アクセス検出対象領域内にあるかとうかの検出ン行なう
ようにしたものである。
レス空間との間のアドレス変換機能は必須であり、この
ため、アドレス変換テーブルの内容の一部を保持してお
くためのアドレス変換バッファ（以後これをＴＬＢと略
す）が必ず装備されるよ５［なってきた。そこで本発明
は、このＴＬＢがメモリアクセス時に常に参照されるこ
とに着目し、ＴＬＨの各エントリに、当該エントリに対
応するメモリ領域がアクセス検出対象領域を含むかどう
かを表わす識別情報を付加しておく。そして、メモリへ
のアクセス時、参照さ）１．たエントリに対応するメモ
リ領域がアクセス検出対象領域を含んでいることを前記
識別情報によって検出した時だけ、アクセスアドレスが
アクセス検出対象領域内にあるかとうかの検出ン行なう
ようにしたものである。
実施例
以下、本発明の一実施例を矛２．．ｌ’３．牙４図で説
明する。１・２図は、主メモリ（以下これをＭＳと略す
）４とｌ’ Ｌ Ｂｌｏとの関係２示したものであり、
ＰＩ号１４０対象となるメモリ領域を仮ＶＣ，へ４Ｓ％
の斜鞭部とし、その開始アドレスはＰ Ｅ ｌ（、Ｓ
、終了アドレスｇＰＥｌ七Ｅである。これらＰＥＲ８，
ＰｈＲＥは論理アドレスで示される。一方アドレス変換
における変換単位（以後これをページと略す）は２にバ
イト又は４にバイト程度であり、Ｔ Ｌ Ｂ ５はＭ
Ｓ ４の各ページに対応してエントリを有する。このエ
ントリは実アドレス部（以後これを几Ａと略す）とこれ
に対応する論理アドレス部（以後これ’ＹＬＡと略ず）
とＰＥＲＥットを含む。今Ｐ０． Ｐ、、 Ｐ、。
明する。１・２図は、主メモリ（以下これをＭＳと略す
）４とｌ’ Ｌ Ｂｌｏとの関係２示したものであり、
ＰＩ号１４０対象となるメモリ領域を仮ＶＣ，へ４Ｓ％
の斜鞭部とし、その開始アドレスはＰ Ｅ ｌ（、Ｓ
、終了アドレスｇＰＥｌ七Ｅである。これらＰＥＲ８，
ＰｈＲＥは論理アドレスで示される。一方アドレス変換
における変換単位（以後これをページと略す）は２にバ
イト又は４にバイト程度であり、Ｔ Ｌ Ｂ ５はＭ
Ｓ ４の各ページに対応してエントリを有する。このエ
ントリは実アドレス部（以後これを几Ａと略す）とこれ
に対応する論理アドレス部（以後これ’ＹＬＡと略ず）
とＰＥＲＥットを含む。今Ｐ０． Ｐ、、 Ｐ、。
Ｐ３の各ページが図示するようにＰＥ几対象領域と重な
ってそれを含んでいる場合、ＴＬＢ ５は、Ｐｏに対応
するエントリのＰＥ几ビットヲ１０”。
ってそれを含んでいる場合、ＴＬＢ ５は、Ｐｏに対応
するエントリのＰＥ几ビットヲ１０”。
Ｐｌ、 Ｐ、、 Ｐ、に対応するＰＥＲＥットを１′１
”にしておく。そしてＮ８４にアクセスする時にＴＬＢ
から出力されるＰＥ几ピットが１″であれば、この時マ
イクロプログラムｙ！ｌ−Ｐ Ｅ Ｒアドレス比較ルー
チンに分岐し、このルーチンで、アクセスしようとする
アドレスがＰＥＲＥ象メモリ領域の開始アドレスＰＥｕ
８と終了アドレスＰＥ几Ｅの間に入っているかどうかを
判定する。入っていなければアクセスアドレスはＰ Ｅ
Ｒ対象メモリ領域外であるので、そのままＭＳ４のフ
ェッチまたはストアを続行する。入っていれば、ＰＥＲ
Ｅ象メモリ領域内であるので、この時はＰＥＩ（、割込
みフラグをセットし、その後ＭＳのフェッチまたはスト
アを実行し、その後側込み処理にてプログラム事象の記
録をとる。
”にしておく。そしてＮ８４にアクセスする時にＴＬＢ
から出力されるＰＥ几ピットが１″であれば、この時マ
イクロプログラムｙ！ｌ−Ｐ Ｅ Ｒアドレス比較ルー
チンに分岐し、このルーチンで、アクセスしようとする
アドレスがＰＥＲＥ象メモリ領域の開始アドレスＰＥｕ
８と終了アドレスＰＥ几Ｅの間に入っているかどうかを
判定する。入っていなければアクセスアドレスはＰ Ｅ
Ｒ対象メモリ領域外であるので、そのままＭＳ４のフ
ェッチまたはストアを続行する。入っていれば、ＰＥＲ
Ｅ象メモリ領域内であるので、この時はＰＥＩ（、割込
みフラグをセットし、その後ＭＳのフェッチまたはスト
アを実行し、その後側込み処理にてプログラム事象の記
録をとる。
矛３図は、ＴＬＨ′ｆ８ｒ：中心とする論理ブロック図
、矛４図はＭＳのアクセスを行なう場合のマイクロプロ
グラムのフローチャートである。矛３図において、７．
８．９．はＭ８アクセス用のアドレスレジスタであり、
これらのアドレスレジスタには、ＭＳのアクセスに先立
って演算ユニッ）（ＡＬＵ）６から論理アドレスがセッ
トされる。アドレスレジスタス８，８ハそれぞれ命令ア
ドレス（ＮＩＡ）、オペランドアドレス（ＵＰＡ）、そ
れ以外のアドレス（ＤＭＡ ）Ｙセントするために設け
られており、アドレスのビット長は２４ビツト、アドレ
ス変換対象になるのは上位１５ビツトとする。図中０内
はビット数を示す。
、矛４図はＭＳのアクセスを行なう場合のマイクロプロ
グラムのフローチャートである。矛３図において、７．
８．９．はＭ８アクセス用のアドレスレジスタであり、
これらのアドレスレジスタには、ＭＳのアクセスに先立
って演算ユニッ）（ＡＬＵ）６から論理アドレスがセッ
トされる。アドレスレジスタス８，８ハそれぞれ命令ア
ドレス（ＮＩＡ）、オペランドアドレス（ＵＰＡ）、そ
れ以外のアドレス（ＤＭＡ ）Ｙセントするために設け
られており、アドレスのビット長は２４ビツト、アドレ
ス変換対象になるのは上位１５ビツトとする。図中０内
はビット数を示す。
１’Ｊ８のアクセスに当たっては先ずアドレスレジスタ
の７．８．９．のうちの１つがセレクタ１４で選択され
、その出力されたアドレスの一部でＴＬＢｌｏがアクセ
スされる。ＴＬＢｌｏのカラム数が２５６個の場合、Ｔ
Ｌ ｔ＋ｉｏｙ、−アクセスするアドレスは８ピツト
であり、残りの５ピツトは比較回路１１でＴＬＢｌｏが
ら読出されたＬＡ部と、比較される。この比較が一致し
、１ｏから同時に読出されたカラムの有効性を示すＶビ
ットが′１”であれば、矛４図のＮＴＬＢのテストが不
成立（Ｎ）となり、この場合、ＴＬＢｌｏのＲＡ部１３
ビットが実アドレスレジスタ１２のうちの上位Ｋ、ＡＩ
。
の７．８．９．のうちの１つがセレクタ１４で選択され
、その出力されたアドレスの一部でＴＬＢｌｏがアクセ
スされる。ＴＬＢｌｏのカラム数が２５６個の場合、Ｔ
Ｌ ｔ＋ｉｏｙ、−アクセスするアドレスは８ピツト
であり、残りの５ピツトは比較回路１１でＴＬＢｌｏが
ら読出されたＬＡ部と、比較される。この比較が一致し
、１ｏから同時に読出されたカラムの有効性を示すＶビ
ットが′１”であれば、矛４図のＮＴＬＢのテストが不
成立（Ｎ）となり、この場合、ＴＬＢｌｏのＲＡ部１３
ビットが実アドレスレジスタ１２のうちの上位Ｋ、ＡＩ
。
Ｕ６から力えられたアドレス２４ピツトのうちの下位１
１ビツトがセットさノＬ１ この実アドレスレジスタ１
２ｔｌＣＭＳのアクセスアドレスが形成される。−力、
さらにＴＬＢｌｏから読出されたＦＥＢ、ビットがテス
トされ、これがｏｎならアドレスレジスタ′１８．ある
いは９から与えろｉｌだアクセスアドレスはＰＥＲＥ象
メモリ領域を含まないから、そのまま実アドレスレジス
タ１２の内容により、ＭＳにアクセスが行なわれる。Ｐ
ＥＩもビットが１”なら、力えもれたアクセスアドレス
は、ＰＥＲＥ象メモリ領域内にある可能性があるので、
それがＰＥＲＥ象メモリ領域内かどうかを調べるため、
マイクロプログラムばＰＥＲＥドレス比較ルーチン（牙
４図のＢ）に分岐し、アドレス比較回路（以後とｎｔ、
３ＡＣＯＭと略す）１３の動作ン制御するこの時、ＡＣ
ＯＭ１３はセレクタ１４の出力アドレスとＰＥＩもアド
レスと乞比較し、前者がＰ Ｅ几対象メモリ領域内にあ
ることを検出すると、Ｐ Ｅ Ｒ刷込みフラグ（図示せ
ス）ヲセットする。マイクロプログラムは、ＰＩＣ几ア
ドレス比較ルーチンケ終ると実アドレスレジスタ１２の
アドレスによりＭＳにアクセスを行なうよう制御する。
１ビツトがセットさノＬ１ この実アドレスレジスタ１
２ｔｌＣＭＳのアクセスアドレスが形成される。−力、
さらにＴＬＢｌｏから読出されたＦＥＢ、ビットがテス
トされ、これがｏｎならアドレスレジスタ′１８．ある
いは９から与えろｉｌだアクセスアドレスはＰＥＲＥ象
メモリ領域を含まないから、そのまま実アドレスレジス
タ１２の内容により、ＭＳにアクセスが行なわれる。Ｐ
ＥＩもビットが１”なら、力えもれたアクセスアドレス
は、ＰＥＲＥ象メモリ領域内にある可能性があるので、
それがＰＥＲＥ象メモリ領域内かどうかを調べるため、
マイクロプログラムばＰＥＲＥドレス比較ルーチン（牙
４図のＢ）に分岐し、アドレス比較回路（以後とｎｔ、
３ＡＣＯＭと略す）１３の動作ン制御するこの時、ＡＣ
ＯＭ１３はセレクタ１４の出力アドレスとＰＥＩもアド
レスと乞比較し、前者がＰ Ｅ几対象メモリ領域内にあ
ることを検出すると、Ｐ Ｅ Ｒ刷込みフラグ（図示せ
ス）ヲセットする。マイクロプログラムは、ＰＩＣ几ア
ドレス比較ルーチンケ終ると実アドレスレジスタ１２の
アドレスによりＭＳにアクセスを行なうよう制御する。
比較回路１１において、不一致、あるいはＶビットが０
”の場合は、矛３図のＮ Ｔ ＪＪＢのテストが成立（
Ｙｌとなり、マイクロプログラムはアドレス変換ルーチ
ンに分岐する。このルーチンでは、ＭＳに新たなページ
がロードされるとともに、この新たなページに対応した
エントリがＭＳ内のアドレス変換テーブルから取出され
、それがＴＬＢｌｏに登録される。またさらに、この新
たなページがＩ） Ｅ ）（、対象メモリ領域を含むか
どうかヲ調べろため、ＰＥＲＥドレス比較ルーチン（１
１４図のＡ）も実行され、ＡＣＯＭ１３の動作が制御さ
れる。この時、ＡＣＯＮ１３は新たに登録されたエント
リのＩ、ＡとＰＥＲＥドレスとｔ比較し、新たなページ
がＰＥ几対象メモリ領域を含んでいたら当該エントリの
ＰＥ几ビットな′１”にセットする。マイクロプログラ
ムは、ＰＥＲＥドレス比較ルーチンが終ると、ＴＩ、Ｂ
１０の参照動作直前に戻される。
”の場合は、矛３図のＮ Ｔ ＪＪＢのテストが成立（
Ｙｌとなり、マイクロプログラムはアドレス変換ルーチ
ンに分岐する。このルーチンでは、ＭＳに新たなページ
がロードされるとともに、この新たなページに対応した
エントリがＭＳ内のアドレス変換テーブルから取出され
、それがＴＬＢｌｏに登録される。またさらに、この新
たなページがＩ） Ｅ ）（、対象メモリ領域を含むか
どうかヲ調べろため、ＰＥＲＥドレス比較ルーチン（１
１４図のＡ）も実行され、ＡＣＯＭ１３の動作が制御さ
れる。この時、ＡＣＯＮ１３は新たに登録されたエント
リのＩ、ＡとＰＥＲＥドレスとｔ比較し、新たなページ
がＰＥ几対象メモリ領域を含んでいたら当該エントリの
ＰＥ几ビットな′１”にセットする。マイクロプログラ
ムは、ＰＥＲＥドレス比較ルーチンが終ると、ＴＩ、Ｂ
１０の参照動作直前に戻される。
以上の実施例において、矛４図のへの部分のＰ Ｅｌｌ
、アドレス比較ルーチンが実行される確率ａを考えてみ
る。この確率は、ＮＴＩ、Ｂが成立する（η確率と等し
く、この確率はＴＬＢの大きさにもよるが通常数チと低
くなっている。従ってａは低いことが判る。また牙４図
のＢの部分のＰＥＲＥドレス比較ルーチンが実行される
確率ｂｙ、考えてみる。この確率は」・４図のＣの部分
でＰＥ几ビットが１”になる確率と等しい。
、アドレス比較ルーチンが実行される確率ａを考えてみ
る。この確率は、ＮＴＩ、Ｂが成立する（η確率と等し
く、この確率はＴＬＢの大きさにもよるが通常数チと低
くなっている。従ってａは低いことが判る。また牙４図
のＢの部分のＰＥＲＥドレス比較ルーチンが実行される
確率ｂｙ、考えてみる。この確率は」・４図のＣの部分
でＰＥ几ビットが１”になる確率と等しい。
そもそもＰ Ｅ Ｉ：ｔの目的は、プログラムが特定領
域にジャンプした場合（命令読み出し）、あるいはある
特定領域を変更した場合（データ書み）を各々記録して
行くことにより、プログラムのデバッグを実行しようと
するものであり、そのＰＥ几子アドレス指定する領域は
数にバイト程度と考えることが出来る。これば、全体の
Ｍ８９間から考えれば、僅かな部分であり、Ｐ Ｅ Ｉ
ｔビットが１”に１．ｃる確率は低い。従ってｂも低い
ことが判る。
域にジャンプした場合（命令読み出し）、あるいはある
特定領域を変更した場合（データ書み）を各々記録して
行くことにより、プログラムのデバッグを実行しようと
するものであり、そのＰＥ几子アドレス指定する領域は
数にバイト程度と考えることが出来る。これば、全体の
Ｍ８９間から考えれば、僅かな部分であり、Ｐ Ｅ Ｉ
ｔビットが１”に１．ｃる確率は低い。従ってｂも低い
ことが判る。
以上から判るように、上記実施例によれば、メモリ領域
に関するＰ Ｒ１（、が指定された場合には命令の断出
しまたはデータの書込みの度にアドレス比較動作ケ実行
するように−ｒる従来技術に比べて、低い確率でしかア
ドレス比較動作を行なわないから、はとんどの場合のメ
モリアクセスはアドレス比較動作が不要となり、メモリ
領域に関するＰ Ｅ Ｒを性能の低下なく実現できる。
に関するＰ Ｒ１（、が指定された場合には命令の断出
しまたはデータの書込みの度にアドレス比較動作ケ実行
するように−ｒる従来技術に比べて、低い確率でしかア
ドレス比較動作を行なわないから、はとんどの場合のメ
モリアクセスはアドレス比較動作が不要となり、メモリ
領域に関するＰ Ｅ Ｒを性能の低下なく実現できる。
以上の実施例では、Ｐ ＥＲアドレスを論理アドレスで
示す場合を示したが、実アドレスで示してもよい。この
場合、ＡＣＯＭ１３に’ｌ、エントリの作成時にはＲＡ
、メモリアクセス時には実アドレスレジスタ１２の内容
なＰＥＲアドレスと比較チェックすることになる。また
、ＡＣ（３Ｍ１３０入力側に切換スイッチを設け、論理
アドレス系。実アドレス系を適宜選択できるようにして
もよい。
示す場合を示したが、実アドレスで示してもよい。この
場合、ＡＣＯＭ１３に’ｌ、エントリの作成時にはＲＡ
、メモリアクセス時には実アドレスレジスタ１２の内容
なＰＥＲアドレスと比較チェックすることになる。また
、ＡＣ（３Ｍ１３０入力側に切換スイッチを設け、論理
アドレス系。実アドレス系を適宜選択できるようにして
もよい。
また以上の実施例では、新たなエン） ＩＪをＴＬＢに
登録するのに伴ってアドレス比較動作を行ない、ＰＥ几
ビットを得ているが、必ずしもこのようにする必要はな
い。例えば、ＭＳ内のアドレス変換テーブルＹ作成ある
いは更新する時、またはＰＥＲアドレスが与えられた時
に、アドレス比較動作７行なつ℃おぎこのテーブル上で
予めセットしておいてもよい。このようにすれば、新た
なエントリをＴｌ、Ｈに登録する際、アドレス比較動作
を行なうことなく、前記テーブルからＰ Ｅ ｔｔビッ
トが得られる。このようにすればアドレス比較動作を必
要とするのは、牙４図において、ＮＴＬＢが千成立回）
でＰ Ｅ Ｒ＝１が成立α）の場合のみとなり、メモリ
アクセスを高速にできる確率をさらに茜めることができ
る。
登録するのに伴ってアドレス比較動作を行ない、ＰＥ几
ビットを得ているが、必ずしもこのようにする必要はな
い。例えば、ＭＳ内のアドレス変換テーブルＹ作成ある
いは更新する時、またはＰＥＲアドレスが与えられた時
に、アドレス比較動作７行なつ℃おぎこのテーブル上で
予めセットしておいてもよい。このようにすれば、新た
なエントリをＴｌ、Ｈに登録する際、アドレス比較動作
を行なうことなく、前記テーブルからＰ Ｅ ｔｔビッ
トが得られる。このようにすればアドレス比較動作を必
要とするのは、牙４図において、ＮＴＬＢが千成立回）
でＰ Ｅ Ｒ＝１が成立α）の場合のみとなり、メモリ
アクセスを高速にできる確率をさらに茜めることができ
る。
本発明によれば、ＴＩ、Ｈの参照されたエントリに対応
するメモリ領域がアクセス検出対象領峻を含んでいる時
だけ、アクセスアドレスがアクセス検出対象領域内にあ
るかどうかの検出動作を行なうようにしたので、この検
出動作の起こる頻度が非常に低減し、性能の低下なく、
指定されたメモリ領域に対するアクセスの検出が可能と
なる。
するメモリ領域がアクセス検出対象領峻を含んでいる時
だけ、アクセスアドレスがアクセス検出対象領域内にあ
るかどうかの検出動作を行なうようにしたので、この検
出動作の起こる頻度が非常に低減し、性能の低下なく、
指定されたメモリ領域に対するアクセスの検出が可能と
なる。
オ・１図は、従来のメモリ領域に関するプログラム事象
記録検出論理のブロック図、 】・２図は、主メモリとアドレス変換バッファの関係７
示す図１ 、ｌ−３図は、Ｔ Ｌ Ｈ７中心とする論理ブロック図
、 矛４図は、ＭＳアクセス時のマイクロプログラムのフロ
ーチャートである。 ＰＥＲ，８・・・開始アドレス、ＰＢＲＥ・・・終了ア
ドレス、３・・・比較手段、４・・・主メモリ（１’Ｊ
ｓ）５．１０・・・アドレス変換バッファ（ＴＬＢ）、
６・・・演算ユニット（ＡＬＵ）、７〜８・・・アドレ
スレジスタ、１１川比収回路、１２・・・実アドレスレ
ジスタ（ＳＡ几）、１３・・・アドレス比較回路（ＡＣ
ＯＭ ） 代理人弁理士 薄 １）利−′：幸：°点オ １ 口 第３口
記録検出論理のブロック図、 】・２図は、主メモリとアドレス変換バッファの関係７
示す図１ 、ｌ−３図は、Ｔ Ｌ Ｈ７中心とする論理ブロック図
、 矛４図は、ＭＳアクセス時のマイクロプログラムのフロ
ーチャートである。 ＰＥＲ，８・・・開始アドレス、ＰＢＲＥ・・・終了ア
ドレス、３・・・比較手段、４・・・主メモリ（１’Ｊ
ｓ）５．１０・・・アドレス変換バッファ（ＴＬＢ）、
６・・・演算ユニット（ＡＬＵ）、７〜８・・・アドレ
スレジスタ、１１川比収回路、１２・・・実アドレスレ
ジスタ（ＳＡ几）、１３・・・アドレス比較回路（ＡＣ
ＯＭ ） 代理人弁理士 薄 １）利−′：幸：°点オ １ 口 第３口
Claims (1)
- 【特許請求の範囲】 １、 矛１のメモリ空間におけるアドレスと矛２のメモ
リ空間におけるアドレスとの対応関係を表わすアドレス
変換テーブルの一部を保持するアドレス変換バッファを
有し、メモリアクセス毎に当該アドレス変換バッファの
エントリな参照するよ’）ｖｃしたデータ処Ｆｆ装置に
おいて、前記アドレス変換バッファの各エントリに、当
該エントリに対応するメモリ領域がアクセス検出対象領
域を含むかどうかン表わす識別情報を付加しておぎ、メ
モリをアクセスするに際し、参照された前記アドレス変
換バッファのエントリに付加された前記識別情報が前記
アクセス検出対象領域を含むことｔ表わしている時だけ
、アクセスアドレスが前記アクセス検出対象領域に入る
かどうかを゛検出するようにしたことを特徴とするメモ
リアクセス検出方式。 ２、特許請求の範囲】・１項記載のメモリアクセス検出
方式において、前記アクセス検出対象領域は、当該領域
にアクセスが行なわれた場合にプログラム事象記録を行
なうこととした領域であることを特徴とするメモリアク
セス検出方式。 ５ 特許請求の範囲牙１項あるいは矛２項記載のメモリ
アクセス検出方式において、前記アクセス検出対象領域
は、論理アドレスで示されることを特徴とするメモリー
アクセス検出力式。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57197495A JPS5987566A (ja) | 1982-11-12 | 1982-11-12 | メモリアクセス検出方式 |
| GB08329748A GB2132797B (en) | 1982-11-12 | 1983-11-08 | System for detecting access to storage |
| US06/550,199 US4641277A (en) | 1982-11-12 | 1983-11-09 | System for detecting access to storage |
| DE19833340956 DE3340956A1 (de) | 1982-11-12 | 1983-11-11 | Verfahren und vorrichtung zur erfassung von speicherzugriffen |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57197495A JPS5987566A (ja) | 1982-11-12 | 1982-11-12 | メモリアクセス検出方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5987566A true JPS5987566A (ja) | 1984-05-21 |
Family
ID=16375417
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57197495A Pending JPS5987566A (ja) | 1982-11-12 | 1982-11-12 | メモリアクセス検出方式 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4641277A (ja) |
| JP (1) | JPS5987566A (ja) |
| DE (1) | DE3340956A1 (ja) |
| GB (1) | GB2132797B (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0652511B2 (ja) * | 1984-12-14 | 1994-07-06 | 株式会社日立製作所 | 情報処理装置のアドレス変換方式 |
| US5233700A (en) * | 1987-03-03 | 1993-08-03 | Nec Corporation | Address translation device with an address translation buffer loaded with presence bits |
| JP2580587B2 (ja) * | 1987-03-03 | 1997-02-12 | 日本電気株式会社 | アドレス変換バッファ |
| FR2617997A1 (fr) * | 1987-07-07 | 1989-01-13 | Mitsubishi Electric Corp | Micro-ordinateur a memoire programmable, pour le controle du nombre des temps d'ecriture dans la memoire |
| US5265227A (en) * | 1989-11-14 | 1993-11-23 | Intel Corporation | Parallel protection checking in an address translation look-aside buffer |
| DE10340861A1 (de) * | 2003-09-04 | 2005-04-07 | Infineon Technologies Ag | Prozessorschaltung und Verfahren zum Zuordnen eines Logikchips zu einem Speicherchip |
| US7685381B2 (en) | 2007-03-01 | 2010-03-23 | International Business Machines Corporation | Employing a data structure of readily accessible units of memory to facilitate memory access |
| US7899663B2 (en) | 2007-03-30 | 2011-03-01 | International Business Machines Corporation | Providing memory consistency in an emulated processing environment |
| US8090933B2 (en) * | 2008-02-12 | 2012-01-03 | International Business Machines Corporation | Methods computer program products and systems for unifying program event recording for branches and stores in the same dataflow |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB1410631A (en) * | 1972-01-26 | 1975-10-22 | Plessey Co Ltd | Data processing system interrupt arrangements |
| US3815101A (en) * | 1972-11-08 | 1974-06-04 | Sperry Rand Corp | Processor state and storage limits register auto-switch |
| US4048671A (en) * | 1976-06-30 | 1977-09-13 | Ibm Corporation | Address match for data processing system with virtual addressing |
| DE2837241C2 (de) * | 1978-08-25 | 1982-05-06 | Siemens AG, 1000 Berlin und 8000 München | Einrichtung zum Sichern von Daten gegen unberechtigten Zugriff |
| US4430705A (en) * | 1980-05-23 | 1984-02-07 | International Business Machines Corp. | Authorization mechanism for establishing addressability to information in another address space |
-
1982
- 1982-11-12 JP JP57197495A patent/JPS5987566A/ja active Pending
-
1983
- 1983-11-08 GB GB08329748A patent/GB2132797B/en not_active Expired
- 1983-11-09 US US06/550,199 patent/US4641277A/en not_active Expired - Lifetime
- 1983-11-11 DE DE19833340956 patent/DE3340956A1/de active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| GB2132797A (en) | 1984-07-11 |
| GB2132797B (en) | 1986-02-19 |
| GB8329748D0 (en) | 1983-12-14 |
| DE3340956A1 (de) | 1984-05-24 |
| US4641277A (en) | 1987-02-03 |
| DE3340956C2 (ja) | 1987-11-26 |
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