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JPS5943631A - レベル変換入力回路 - Google Patents

レベル変換入力回路

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JPS5943631A
JPS5943631A JP57153901A JP15390182A JPS5943631A JP S5943631 A JPS5943631 A JP S5943631A JP 57153901 A JP57153901 A JP 57153901A JP 15390182 A JP15390182 A JP 15390182A JP S5943631 A JPS5943631 A JP S5943631A
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JP
Japan
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voltage
input
input circuit
output
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浅野　道雄
Akira Masaki
亮 正木
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Hitachi Ltd
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Hitachi Ltd
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 「発明の利用分野」 本発明はレベル変換入力回路、特にＥＣＬの信号レベル
ｉｃＭＯ８の信号レベルに変換する入力回路に係り、論
理ＬＳＩの入力回路として用いて好適な低電力の１ノベ
ル変換入力回路に関する。
「従来技術」 最近、０ＭＯ８ＬＳＩはＴＴＬ以上の回路速度が得られ
るようになシ、ＥＣＬ　　ＬＳＩと部分的に混在して使
用できる可能性がでてきた。ＣＭｏ８Ｔ、ＳＩをＩ＞Ｃ
Ｌ　ＬＳＩと混在して使うためには、０ＭＯ８ＬＳＩの
入出力信−号しペルーｉ　Ｆ、　ＣＬに合わせる必要が
あり、特にＥ　ＣＬレベル（０，９〜１，７■）ので訃
号をＣＭ、ＯＳレベル（０〜５Ｖ）に変換する入力回路
が必要である。このようなＥ　ＣＬコンパチブルのＣへ
４０８入力回路の一例ケ第１図に示す。
図において、Ｐ１〜Ｐ４がｐ−Ｍｏ５トランジスタ、Ｎ
１〜Ｎ、がＮ−Ｍｏ８）ランジスタであυ、Ｐ　＋　、
　Ｐ２　、　Ｎｔ　、　Ｎ２　、　Ｎ’ｓで構成される
回路１が差動入力アンプ、Ｎ、、Ｎ、、Ｎ、、Ｎ、で構
成される回路２がレベル・ンフタ、Ｐ　３　＋　Ｐ４　
＋Ｎｓ、Ｎｏで構成される回路３がバッファである。
まｆＣＶ　ＤＤ　、　Ｖ　ｓｓは電源電圧、ＢＩＡＳ、
Ｈ差動アンプ１の定電流値を決め、ＢＩＡＳ２は負荷抵
抗値を決めるために印加する電圧である。Ｖｂｂ　ばＥ
　ＣＬ回路の論理しきい電圧を決めるために印加する参
照電圧、ＥＣＬ　　ＩＮＰＵＴ、Ｃへ４０８０ＵＴＰＵ
ＴはそれぞれＥＣＬレベルの信号入力、ＣＭＯＳレベル
の信号出力である。Ｅ　ＣＬ　信号は振幅が小さいため
、第１図の回路では初段な差動アンプとして素子バラツ
キや温度・電源電圧変動に対し動作が不安定とならない
ようにしている。そして、この差動アンプ出力をさらに
２段で増幅しＣＭＯＳレベルに変換している。しかし、
この回路は消費市：力が非當に犬きく、ＩＩＡＭのよう
に人力信号数が少ない場合には採用できるが、論理ＬＳ
Ｉ″′Ｃは入力信号数が多いので、入力回路だけで消費
１（を力が数Ｗにも々υ、採用できない。
「発明の目的」 本発明の目的は高速・低消費′出力でかつ素子バラツキ
、ン晶度・電源電圧変動に安定なＥ　ＣＬレベルからＣ
ＭＯＳレベルへのレベル変換入力回路を提供することに
ある。
「発明の概要」 本発明は第２図に示す抵抗Ｒ１とＩ）−Ｍｏ８＋−ラン
ジスタＰ＋＋からなるＰＭＯ８回路に直列にＮ　−Ｍｏ
８Ｉ−ランジスタＮ＋＋’に挿入し、そのゲート入力Ｖ
ＣＯＮによシ入出力特性を第３図のように変えられるこ
とを利用している。すなわち第２図の回路の論理１１シ
きい電圧がＥ　ＣＴ、回路のＶ　Ｉｌ　ｂ　になるよう
に、また素子バラツキや温度・電源電圧変動に対しでも
論理しきい電圧が変化しないように制御電圧を発生して
ＶＣＯＮに印加することによｐ。
本発明の目的の回路を得ることができる。
「発明の実施例」 以下、本発明の一実施例を第４図によｐ説明する。第４
図においてＰｕ＋ＮＩ２＋Ｒ２はそれぞれ第３（スの１
）、、、Ｎ、、、Ｒ，と等価なＰ−ＭＯＳトランジスタ
、Ｎ−ＭＯＳトランジスタ、抵抗であり、ＥＣＬ人力信
号のかわシにＶｂ＋、ｉ入力し、出力４を次段の差動ア
ンプに入力する。Ｎ’１３＋Ｎ１４はＮ−Ｍｏ８）ラン
ジスタ、Ｒ３＋　Ｒ１４１Ｒａは抵抗であシ、差動アン
プを構成する。ここでＮ−Ｍｏ８Ｉ−ランジスタＮ口の
負荷抵抗Ｒ４は片側出力しか使わないので省略すること
も可能である。またｆ’Ｌｓ　、　Ｒ，４，ＩＮ、のか
わｐＫ第１図の回路１のようにＰ−Ｍｏ８）ランジスタ
、Ｎ−ＭＯＳトランジスタを使用してもよい。抵抗Ｒ６
。
Ｒ，け０ＭＯ８の論理しきい電圧５を差動アンプの他方
の入力に印加するためのものであり、Ｐ−Ｍｏ８Ｉ−ラ
ンジスタＰ１３と抵抗Ｒ，，Ｒｏは差動アンプの出力６
をさらに増幅するとともに、出力の直流レベルＫＮ＋２
のゲート入力に合わせるためのアンプである。以上から
構成される回路７がＶＣＯＮ電圧発生回路であや、第３
図と同ＩＣ入力回路８のＥＣＬ　ＩＮＰＵＴがＶｂｂ　
電圧のときＣΔ１ｏｓＯＵＴＰＵＴが０ＭＯ８の論理し
きい電圧になるよりなＶ　ｃ　ｏ　ｐ＋電圧を発生する
。すなわち、今かシに４の電位が参照電圧５よシ高くな
ると差動アンプの出力６の電位が下がＩ）、Ｐ−ＭＯＳ
トランジスタＰ１３のゲート・ソース間電圧が大きくな
って抵抗Ｒ０を流れる電流が犬きくな勺Ｖｃｏｙの電位
が上がる。従ってＮ−ＭＯＳトランジスタＮＩ２のゲー
ト・ソース間電圧が大きくなって抵抗値が小さくなシ４
の電位を下げるように働く。逆に４の電位が参照電圧５
よシ低くなると差動アンプの出力６の電位が上が９、Ｖ
ＣＯＮの電位が下がって４の電位を上げるように働く。
故にチップ間の素子バラツキや温度・電源電圧変動、さ
らにはＶｂｂ　の変動によυ４の電位が変動しようとし
ても５の参照電圧に等しくなるようにＶＣＯＮの電圧は
制御される。ところで、同一チップ内では素子バラツキ
は小さく、温度・電源車用は同一方向に変動するので、
ＶＣＯＮ電圧発生回路７はチップ上に最少１つだけ置き
、その出力電圧ＶｃｏＮ’ｔすべての入力回路に供給す
ることによｐ、入力回路の入力としてＶｂｂ　　の電圧
がかかったときに出力は０ＭＯ８の論理しきい電圧にな
るようにすることができる。
本実施例の入力回路は基本的にＰＭＯ８回路であるから
、負荷駆動能力が低く大きな負荷を直接接続すると遅延
時間が大きくなるので、ＣＭＯ８回路のインバータをバ
ッファとして次段に挿入して使う。これにより第１図の
回路に比べ同等以上の速度を得ることができる。また負
荷抵抗Ｒ，，Ｒ２のかわりにＭＯＳトランジスタを用い
てもよい。
本実施例では入力回路に第３図の回路を用いたが、第５
図の回路によってもＶＣＯＮ電圧を変えることにより人
出力特性を第６図のように変えることができる。従って
、第４図の構成と同様にしてＶＣＯＮ電圧発生回路を設
けることにより、ＥＣＬレベルからＣＭＯＳレベルへの
レベル変換入力回路を構成することができる。なお、第
５図にｊｊ−いてＰＨはＰ−ＭＯＳトランジスタ、Ｎ　
２１　＋　Ｎ　２２はＮ−ＭＯＳ）ランジスタである。
「発明の効果」 本発明によれば、素子数が多く消費電力の大きなＶＣＯ
Ｎ電圧発生回路はチップに最少１つだけ置けばよく、入
力信号数だけ必要な入力回路は素子数が少なく消費１Ｆ
ｉ１力も小さいので、小面積・低消費電力なＥ　ＣＬレ
ベルからＣＭＯＳレベルへのレベル変換入力回路を構成
することができる。
本発明テｌｄ　Ｅ　ＣＬレベルからＣＭＯＳレベルへの
変換を考えたが、Ｖｂｂ　　として入力する参照電圧を
変更することによりたとえばＴ’ＰＬレベルからＣＭＯ
Ｓレベルへの変換も行なうことができる。
【図面の簡単な説明】
第１図は従来のＥ　ＣＬコンパチブルＣＭＯ８入力回路
を示す図、第２図、第５図は本発明のＥ　ＣＬコンパチ
ブルＣＭＯ８入力回路を示す図、第３図。 第６図はそれぞれの入力回路の入出力特性を示す図、第
４図は第３図の入力回路の制御電圧ＶＣＯＮを発生する
／こめの回路を示す図である。 ］〕１〜２１　　・・・Ｐ−へ４ＯＳトランジスタ、Ｎ
、〜２□　・・・Ｎ−ＭＯ８ｌ−ランジスタ、Ｒ１−。 ・・・抵抗、ＶＣＯＮ・・・論理しきい電圧制御入力、
Ｖｂｂ　・・・Ｅ　ＣＬ回路の参照電圧、７・・・ＶＣ
ＯＮ電圧発生回路、８・・・ＥＣＬコンパチブルＣＭＯ
８入力回路。 ７ 代理Ｋ　弁理士　薄田利幸ＩＴ ｖｌｒ　　　図 ｖ　Ｚ　図 Ａ’　　Ｖｓｓ（−５；Ｖ） ％　　３　　　Ｙい −り　　−，４−，３−Ｚ　　　−１０１四ＰＩＪＴ　
（Ｖ） 高　４　　図 （′７ 、−−一→ＶｃｏＮ 第　　５１”ｌ 不　乙　図 ■ＮＰｔＪ下（Ｖ）

Claims (1)

  1. 【特許請求の範囲】 １、直列接続された少なくともＰ型の第１の寿− ＭＯＳ　ＦＥ　Ｔ　およびＮ型の第２Ｍ０８ＦＥＴから
    なり、上記第１のｋｉＯ８ＦＥＴのゲートにＥ　ＣＬレ
    ベルの電圧を印加すると共に、上記第１及び第２のＭＯ
    ＳＦＥＴの接続点からｃＭｏｓＭｏ用の電圧を取り出す
    第１の入力回路と、該第１の入力回路中の上記第２のＭ
    ＯＳＦＥＴのゲートに電圧を供給する電圧発生回路とを
    有し、」二記電圧発生回路からの電圧により上記第１の
    入力回路の論理しきい電圧を制御することを特徴とする
    レベル変換入力回路。 ２６上記第１の入力回路は、上記第１及び第２のＭＯ８
    Ｉ”ＥＴ間に直列接続して設けられたＮ型の第３のＭＯ
    ＳＦＥＴを有し、該第３のＭＯ８Ｆ”ＥＴのゲートに上
    記Ｅ　ＣＬ　Ｌ／ペルの電圧を印加するとともに、上記
    第１及び第３のへ４０ＳＩ”ＥＴの接続点から上記ＣＭ
    ＯＳ　レベルの電圧を取り出すことを特徴とする特許請
    求の範囲第１項記載のレベル変換入力回路。 ３、上記電圧発生回路は、ＥＣＬ回路の論理［２きい電
    圧を入力とし上記第１の入力回路と等価な第２の入力回
    路と、該第２の入力回路の出力とＣＭＯ８回路の論理し
    きい電圧を入力とする差動アンプと、該差動アンプの出
    力を増幅するアンプとを有し７、該アンプ゛の出力を上
    記第２のＭＯＳＦＥＴのゲートに印加すること全特徴と
    する特許請求の範囲第１項又は第２項に記載のレベル変
    換回路。
JP57153901A 1982-09-06 1982-09-06 レベル変換入力回路 Granted JPS5943631A (ja)

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EP83108741A EP0102643B1 (en) 1982-09-06 1983-09-05 Level conversion circuit
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