JPS5920027A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS5920027A JPS5920027A JP57130591A JP13059182A JPS5920027A JP S5920027 A JPS5920027 A JP S5920027A JP 57130591 A JP57130591 A JP 57130591A JP 13059182 A JP13059182 A JP 13059182A JP S5920027 A JPS5920027 A JP S5920027A
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- JP
- Japan
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- output
- buffers
- signal
- time
- control signal
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/26—Power supply means, e.g. regulation thereof
- G06F1/28—Supervision thereof, e.g. detecting power-supply failure by out of limits supervision
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Microcomputers (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は複数の出力ビットをもった半導体装置に係わ如
、特にピーク電流の低減化をはかった半導体装置に関す
る。
、特にピーク電流の低減化をはかった半導体装置に関す
る。
一般にマイクロコンピュータシステムにおいては、その
用途にもよるが、データ処理速度が重要ガ要素の一つで
ある。最近ではＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓ
ｓｓｉｎｇ Ｕｎｉｔ ）或いはメモリ動作の一層の高
速化が要求されている。
用途にもよるが、データ処理速度が重要ガ要素の一つで
ある。最近ではＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓ
ｓｓｉｎｇ Ｕｎｉｔ ）或いはメモリ動作の一層の高
速化が要求されている。
ところでマイクロコンピュータシステムにおいてハＣＰ
Ｕ、半導体メモリの出力はアドレスバス、データバス叫
に接続される。これらパスラインに存在する容量は非常
に大きく、半導体メモリにおいてはその出力は約１５０
ＰＦの容量が存在するのに匹敵する。従って設計時には
、上記容量を考慮して例えばアドレス入力からデータ出
力までの時間が決められ石。上記時間は、半導体メモリ
の高速動作化に伴ガって益々小さく決められる。
Ｕ、半導体メモリの出力はアドレスバス、データバス叫
に接続される。これらパスラインに存在する容量は非常
に大きく、半導体メモリにおいてはその出力は約１５０
ＰＦの容量が存在するのに匹敵する。従って設計時には
、上記容量を考慮して例えばアドレス入力からデータ出
力までの時間が決められ石。上記時間は、半導体メモリ
の高速動作化に伴ガって益々小さく決められる。
現在のところｉイクロコンピュー１ （Ｄ 主流ｎ８ビ
ツト構成であるので、８ビツトの出力をもつＣＰＵ或い
は半導体メモリについて考察する。
ツト構成であるので、８ビツトの出力をもつＣＰＵ或い
は半導体メモリについて考察する。
８ビツトの出力が同時にＩＩ ＯＩＩがら１″になった
とする。また出力が０ボルトがら３ポルトまでの２０ナ
ノ秒の速さで立ち上がったとする。
とする。また出力が０ボルトがら３ポルトまでの２０ナ
ノ秒の速さで立ち上がったとする。
１ビツト毎に１５０ＰＦの容ｉがあるため、８ビツトで
一１″’ １５０ＰＦＸ８＝１２００ＰＦ ” の容量
を駆動する必要がある。この時の必要電流工は次式で示
される。
一１″’ １５０ＰＦＸ８＝１２００ＰＦ ” の容量
を駆動する必要がある。この時の必要電流工は次式で示
される。
ＣＶ ８ Ｘ １５０ Ｘ １Ｏ−１２Ｘ ３■＝
＝ ２０ＸＩＱ−９＝ １８０ ｒｎＡこの場合瞬
時的に１８０ｍＡもの電流が流れる。
＝ ２０ＸＩＱ−９＝ １８０ ｒｎＡこの場合瞬
時的に１８０ｍＡもの電流が流れる。
ところでＣＰＵ或いは半導体メモリの動作電流は１００
〜２００ｍＡである。このため上記の１５０ｍＡもの余
分の電流が急激に流れれば、甫１源や接地ラインにノイ
ズかの）、メモリの安定動作が損なわれる。特にＲＡＭ
（Ｒａｎｄｏｍ ＡｃｃｅｓｓＭｅｍｏｒｙ ）など
では、その内容がノイズにょシ反転してしまう危険があ
る。更に上記ＣＰＵ及びメモリの周辺の集積回路への影
譬も考慮する必要がある。従って従来マイクロコンピュ
ータのシステム設計に余分な考慮が必要となる。
〜２００ｍＡである。このため上記の１５０ｍＡもの余
分の電流が急激に流れれば、甫１源や接地ラインにノイ
ズかの）、メモリの安定動作が損なわれる。特にＲＡＭ
（Ｒａｎｄｏｍ ＡｃｃｅｓｓＭｅｍｏｒｙ ）など
では、その内容がノイズにょシ反転してしまう危険があ
る。更に上記ＣＰＵ及びメモリの周辺の集積回路への影
譬も考慮する必要がある。従って従来マイクロコンピュ
ータのシステム設計に余分な考慮が必要となる。
第１図１−１： ＣＰＵの出力バッファを示す。内部パ
ス２６に接続された出カバ、ファ２８１，２８２＋・・
・・・・２１１ｎは制御信号ＳｉＣよム外部パス３ｏに
データを出力する。この場合領ｊ御信号Ｓが同時に出力
バッファ２Ｂ、７２８２．・・・−２８ｎに入力されて
、出力パッファ２Ｂ、、２８２．・・曲２８ｎが動作す
れば、大瞬時電流が流れ半導体装置のノイズの原因とな
る。このような出力バッファ回路は半導体メモリの場合
も同様で、チップ選択信号（例えば制御信号Ｓに相当）
に同期して８ビツトの出力が同時に出力される。
ス２６に接続された出カバ、ファ２８１，２８２＋・・
・・・・２１１ｎは制御信号ＳｉＣよム外部パス３ｏに
データを出力する。この場合領ｊ御信号Ｓが同時に出力
バッファ２Ｂ、７２８２．・・・−２８ｎに入力されて
、出力パッファ２Ｂ、、２８２．・・曲２８ｎが動作す
れば、大瞬時電流が流れ半導体装置のノイズの原因とな
る。このような出力バッファ回路は半導体メモリの場合
も同様で、チップ選択信号（例えば制御信号Ｓに相当）
に同期して８ビツトの出力が同時に出力される。
本発明の目的とするところは、複数のデータが同時に出
力されることを防止でき、かつ瞬時ビーク電流を低減し
得る半導体装置を提供することにある。
力されることを防止でき、かつ瞬時ビーク電流を低減し
得る半導体装置を提供することにある。
本発明は上記目的を達成するため、複数のデータを供給
する回路と、各データ供給回路からのデータを出力する
回路と、各出力回路からのデータ出力をそれぞれ遅延さ
せる回路とが設けられる。とのような回路楕成とすれは
、複数の出力回路からデータが同時に出力されることを
防止できるので、瞬時ピーク電流が少なくなシ・従って
ノイズが発生することがなくなる。
する回路と、各データ供給回路からのデータを出力する
回路と、各出力回路からのデータ出力をそれぞれ遅延さ
せる回路とが設けられる。とのような回路楕成とすれは
、複数の出力回路からデータが同時に出力されることを
防止できるので、瞬時ピーク電流が少なくなシ・従って
ノイズが発生することがなくなる。
以下第２図を参照して本発明の一実施例を説明する。第
２図はＣＰＵ （Ｃ５ｎｔｒａｌ Ｐｒｏｃ＠ａｓｌｎ
ｇＵｎｉｔ）或いはメモリの出力バッファ回路部を示す
。外部パス３０と内部パス２６０間に設けられた出力パ
ッファ２Ｂ８．２Ｂ□、・・・・・・２８ｎは制御信号
Ｓによって制御される。この信号ＳがＩ″Ｏ１′の時、
出力バッファ２８１．２Ｂ□、・・・・・・２８ｎから
データが出力される。この場合出力バッファ２ Ｂ ＋
、２ Ｂ ２ ｚ・・・・・・２８ｎが同時にオン
するのを防止するため遅延手段が設けられる。
２図はＣＰＵ （Ｃ５ｎｔｒａｌ Ｐｒｏｃ＠ａｓｌｎ
ｇＵｎｉｔ）或いはメモリの出力バッファ回路部を示す
。外部パス３０と内部パス２６０間に設けられた出力パ
ッファ２Ｂ８．２Ｂ□、・・・・・・２８ｎは制御信号
Ｓによって制御される。この信号ＳがＩ″Ｏ１′の時、
出力バッファ２８１．２Ｂ□、・・・・・・２８ｎから
データが出力される。この場合出力バッファ２ Ｂ ＋
、２ Ｂ ２ ｚ・・・・・・２８ｎが同時にオン
するのを防止するため遅延手段が設けられる。
この遅延手段は本実施例においては、ダートが制御信号
Ｓの入力側の制御線３Ｂに接続されたデプレッション型
のＭＯＳ）ランジスメ３６である。このＭＯＳ）う／ノ
スタ３６では制御信号Ｓが高レベル゛１″から低レベル
“０”に変化したときの制御信号Ｓの伝達の遅延時間は
、制御信号Ｓが低レベルから高レベルに変化した時の時
間よシも大きく々る。なぜならトランジスタ３６のダー
トが制御信号Ｓの入力側ｊに接続されているため、その
ダートを高レベルにするのと低レベルにするのとに差が
出るためである。
Ｓの入力側の制御線３Ｂに接続されたデプレッション型
のＭＯＳ）ランジスメ３６である。このＭＯＳ）う／ノ
スタ３６では制御信号Ｓが高レベル゛１″から低レベル
“０”に変化したときの制御信号Ｓの伝達の遅延時間は
、制御信号Ｓが低レベルから高レベルに変化した時の時
間よシも大きく々る。なぜならトランジスタ３６のダー
トが制御信号Ｓの入力側ｊに接続されているため、その
ダートを高レベルにするのと低レベルにするのとに差が
出るためである。
従って出力パッファ２Ｂ、 、２Ｂ□、・・・・・・２
８ｎがら外部パス３０に同時にデータが出力されること
はないので、ピーク電流が異常に高くなることはガい。
８ｎがら外部パス３０に同時にデータが出力されること
はないので、ピーク電流が異常に高くなることはガい。
このように信号Ｓの低→高、冒→低レベルの伝達時間に
差をつけるのは、外部パス３０へ出力バッファから出力
を出すときはその時間に差をつけ、信号Ｓが高レベルに
なる時、即ち出力を出さない時出力バッファが高インピ
ーダンス状態になる時は、全出力バッファをなるべく速
く高インピーダンス状態にしたいがらである。々ぜなら
外部パス３０には他の装置からの信号が出力されるから
である。
差をつけるのは、外部パス３０へ出力バッファから出力
を出すときはその時間に差をつけ、信号Ｓが高レベルに
なる時、即ち出力を出さない時出力バッファが高インピ
ーダンス状態になる時は、全出力バッファをなるべく速
く高インピーダンス状態にしたいがらである。々ぜなら
外部パス３０には他の装置からの信号が出力されるから
である。
次に第３図ないし第５図を参照して本発明の他の実施例
を説明する。この実施例では出力バッファ２Ｂ、１２Ｂ
、・・中・２８ｎが２個の制御信号ＡとＢによって制御
される。セして出カパッファ２Ｂ８，２Ｂ□、・・・・
・・２８ｎが同時にオンするのを防止するために制御信
号人が入力される制御ライン３８、に前実施例と同様の
遅延手段３６が設けられる。従って出力バッファ２８１
には遅延のない信号＆Ｉ ＋ 出カバ、ファ２８２に
は遅延された信号ａ２が入力される。同様に出力バッフ
ァ２８ｎには最も遅延された信号ＩＬＩが入力される。
を説明する。この実施例では出力バッファ２Ｂ、１２Ｂ
、・・中・２８ｎが２個の制御信号ＡとＢによって制御
される。セして出カパッファ２Ｂ８，２Ｂ□、・・・・
・・２８ｎが同時にオンするのを防止するために制御信
号人が入力される制御ライン３８、に前実施例と同様の
遅延手段３６が設けられる。従って出力バッファ２８１
には遅延のない信号＆Ｉ ＋ 出カバ、ファ２８２に
は遅延された信号ａ２が入力される。同様に出力バッフ
ァ２８ｎには最も遅延された信号ＩＬＩが入力される。
第４図は出力バッファ２ｓ、＋２８２．・・・２８ｎの
具体例を示す回路図である。出カバ、ファはトランジス
タＱ１〜Ｑ、８からなる。ダートが内部パスに接続され
たエンハンスメン） ｍ ＭＯＳ ）ランラスタＱ１と
デプレッション型ＭＯ８）ランラスタＱ はインバータ
ー１□を構成する。このインバーターＩｆの出カバ、エ
ンハンスメント型ＭＯ８）ランラスタＱ３とデプレッシ
ョン型ＭＯＳトランジスタＱ４によって構成されるイン
バーター に供給される。更に上記インバーター１□の
２ 出力は、デプレッションＷＭＯ８）ランジスタＱ６トエ
ンハンｘ ） ｙ ） ｆｉＭＯ８）ランラスタＱ９の
ダートに供給される。インパータエ、□の出力は・エン
ハンスメント型ＭＯ８）ランジスタＱ、、！＝７’プレ
ッション型ＭＯ８）ランラスタＱ８のケ９−トに供給さ
れる。トランジスタＱ５とＱ６の共通接続ノードはエン
ノ・ンスメント［ＭＯＳ）ランラスタＱ、のダートに接
続される。またトランジスタＱ７とＱｓの共通接続ノー
ドはエンノ・ンスメントｇＭＯ８）ランラスタＱ１゜の
ゲートに接続すれる。トランジスタＱ、とＱｌ。の共通
接続ノードは外部パスに接続される。更にインバ−ター
、□の出力線即ちトランジスタＱ１とＱ２の共通接続ノ
ードは、ダートにｆｌｉ！制御信号人が供給されるエン
ハンスメント型のＭＯＳ ）ランラスタＱｌｌ及びダー
トに制御信号Ｂが供給されるエンノ・ンスメント型ＭＯ
８）ランラスタｑ＋ｚを介して接地される。まだインパ
ータエ２□の出力線即ちトランジスタＱ３とＱ４の共通
接続ノードは、ダートに制御信号人が入力されるエンノ
・ンスメント型ＭＯＢ ）ランラスタＱ！！及びデート
に制御信号Ｂが入力されるエンハンスメント型ＭＯ８）
ランラスタＱ１４を介して接地される。トランジスタＱ
。
具体例を示す回路図である。出カバ、ファはトランジス
タＱ１〜Ｑ、８からなる。ダートが内部パスに接続され
たエンハンスメン） ｍ ＭＯＳ ）ランラスタＱ１と
デプレッション型ＭＯ８）ランラスタＱ はインバータ
ー１□を構成する。このインバーターＩｆの出カバ、エ
ンハンスメント型ＭＯ８）ランラスタＱ３とデプレッシ
ョン型ＭＯＳトランジスタＱ４によって構成されるイン
バーター に供給される。更に上記インバーター１□の
２ 出力は、デプレッションＷＭＯ８）ランジスタＱ６トエ
ンハンｘ ） ｙ ） ｆｉＭＯ８）ランラスタＱ９の
ダートに供給される。インパータエ、□の出力は・エン
ハンスメント型ＭＯ８）ランジスタＱ、、！＝７’プレ
ッション型ＭＯ８）ランラスタＱ８のケ９−トに供給さ
れる。トランジスタＱ５とＱ６の共通接続ノードはエン
ノ・ンスメント［ＭＯＳ）ランラスタＱ、のダートに接
続される。またトランジスタＱ７とＱｓの共通接続ノー
ドはエンノ・ンスメントｇＭＯ８）ランラスタＱ１゜の
ゲートに接続すれる。トランジスタＱ、とＱｌ。の共通
接続ノードは外部パスに接続される。更にインバ−ター
、□の出力線即ちトランジスタＱ１とＱ２の共通接続ノ
ードは、ダートにｆｌｉ！制御信号人が供給されるエン
ハンスメント型のＭＯＳ ）ランラスタＱｌｌ及びダー
トに制御信号Ｂが供給されるエンノ・ンスメント型ＭＯ
８）ランラスタｑ＋ｚを介して接地される。まだインパ
ータエ２□の出力線即ちトランジスタＱ３とＱ４の共通
接続ノードは、ダートに制御信号人が入力されるエンノ
・ンスメント型ＭＯＢ ）ランラスタＱ！！及びデート
に制御信号Ｂが入力されるエンハンスメント型ＭＯ８）
ランラスタＱ１４を介して接地される。トランジスタＱ
。
とＱ の共通接続ノードＮ１は、ダートに制御信号Ａが
入力されるエンハンスメント型ＭＯ８）ランラスタＱＩ
ｓ及びダートに制御信号Ｂが入力さレルエンハンスメン
ト型ＭＯＳトランジスタＱ１６を介して接地される。ト
ランジスタＱ とＱ。
入力されるエンハンスメント型ＭＯ８）ランラスタＱＩ
ｓ及びダートに制御信号Ｂが入力さレルエンハンスメン
ト型ＭＯＳトランジスタＱ１６を介して接地される。ト
ランジスタＱ とＱ。
丁
の共通接続ノードＮ、は、ダートに制御信号人が入力さ
れるエンハンスメント型ＭＯ８）ランラスタＱ１７及び
ｒ−）に制御信号Ｂが入力されるエンハンスメントｇＭ
Ｏ８）ランラスタＱ 、、 ｋ介して接地される。
れるエンハンスメント型ＭＯ８）ランラスタＱ１７及び
ｒ−）に制御信号Ｂが入力されるエンハンスメントｇＭ
Ｏ８）ランラスタＱ 、、 ｋ介して接地される。
上記のように構成された出カバ、ファ２８□。
２８２、・・・・・・２８ｎの動作を第５図を参照して
説明する。制御信号人及びＢが高レベルのときには、ト
ランジスタＱ と９６間のノードＮ１及びトランジスタ
Ｑ７と９８間のノードＮ２が低レベルであるので、全て
の出力バッファ２８□、２８□。
説明する。制御信号人及びＢが高レベルのときには、ト
ランジスタＱ と９６間のノードＮ１及びトランジスタ
Ｑ７と９８間のノードＮ２が低レベルであるので、全て
の出力バッファ２８□、２８□。
・・・・・・２８ｎは動作しない。時間Ｔ１で制御信号
人が高レベルよシ低レベルに変化したときには、出力バ
ッファ２８１には遅延のない制御信号ａ□が供給される
。また制御信号Ｂは人と同期して変化する。従ってトラ
ンジスタＱ１１〜Ｑ１８はオフ状態になるので、内部ノ
々スのデータが外４（）々スに出力される。
人が高レベルよシ低レベルに変化したときには、出力バ
ッファ２８１には遅延のない制御信号ａ□が供給される
。また制御信号Ｂは人と同期して変化する。従ってトラ
ンジスタＱ１１〜Ｑ１８はオフ状態になるので、内部ノ
々スのデータが外４（）々スに出力される。
ところで遅延された制御信号＆２．・・・・・・ａ ｎ
ｉｉ、順次出力バッファ２８２．・・・・・・２８ｎ
に供給される。時間Ｔ で制御信号＆。が高レベルから
低レベルに変化すれば、出カッ々ツファ２８ｎがデータ
を出力する。
ｉｉ、順次出力バッファ２８２．・・・・・・２８ｎ
に供給される。時間Ｔ で制御信号＆。が高レベルから
低レベルに変化すれば、出カッ々ツファ２８ｎがデータ
を出力する。
次に時間Ｔ３において制御信号人及びＢが低レベルから
高レベルに変化すれば、出力／（ツファ２８、には遅延
のない制御信号＆１と制御信号Ｂが同時に入力されるの
で、出力／４ツフア２８゜は高インピーダンスとなる。
高レベルに変化すれば、出力／（ツファ２８、には遅延
のない制御信号＆１と制御信号Ｂが同時に入力されるの
で、出力／４ツフア２８゜は高インピーダンスとなる。
この場合出力）々ツファ２８２・・・・・・２８ｎにも
ｊｔｔ制御信号Ｂが供給されるので、出力バッファ２８
□・・・・・２８ｎのノートゝＮ とＮ、は接地される
。従って出カッ々ツファ２８、・・・・・・２８ｎも高
インピーダンスとなる。
ｊｔｔ制御信号Ｂが供給されるので、出力バッファ２８
□・・・・・２８ｎのノートゝＮ とＮ、は接地される
。従って出カッ々ツファ２８、・・・・・・２８ｎも高
インピーダンスとなる。
以上説明した如く本発明によれば、出力時においては複
数の出カバ、ファを遅延させて動作でき、また動作停止
時には複数の出力バッファを同時に停止させることがで
きる。従って瞬時ピーク電流を減少させると共に、他の
装置からのパスラインへのデータ出力を速くできるため
、応答速度の速いマイクロコンピュータシステム等の半
導体装置が提供できるものである。
数の出カバ、ファを遅延させて動作でき、また動作停止
時には複数の出力バッファを同時に停止させることがで
きる。従って瞬時ピーク電流を減少させると共に、他の
装置からのパスラインへのデータ出力を速くできるため
、応答速度の速いマイクロコンピュータシステム等の半
導体装置が提供できるものである。
第１図は従来のＣＰＵの出力バッファ回路図・第２図は
本発明の一実施例を説明するための回路図、第３図は本
発明の他の実施例を説明するための回路図、第４図゛は
同回路の一部詳細回路図、第５図は同回路の動作を示す
信号波形図である。 ２６・・・内部ハス、２８□〜２８ｎ・・・出力バッフ
ァ、３０・・・外部パス、３６・・・信号遅延用トラン
ジスタ。 出願人代理人 弁理士 鈴 江 武 彦第３図 第４図 第５図 １ １ １ 〒Ｉ Ｔ２ Ｔ３ −１５１＝
本発明の一実施例を説明するための回路図、第３図は本
発明の他の実施例を説明するための回路図、第４図゛は
同回路の一部詳細回路図、第５図は同回路の動作を示す
信号波形図である。 ２６・・・内部ハス、２８□〜２８ｎ・・・出力バッフ
ァ、３０・・・外部パス、３６・・・信号遅延用トラン
ジスタ。 出願人代理人 弁理士 鈴 江 武 彦第３図 第４図 第５図 １ １ １ 〒Ｉ Ｔ２ Ｔ３ −１５１＝
Claims (2)
- （１）集積回路内のデータを外部に出力する複数の出力
バッファ回路と、これら出力パラフッ回路の各動作開始
時期に、それぞれ適宜の差をつける第１の手段と、前記
複数の出力バッファ回路間を略同時に非動作状態にする
第２の手段とを具備したことを特徴とする半導体装置。 - （２） 前記第１の手段は信号遅延手段であるととを
特徴とする特許請求の範囲第１項に記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57130591A JPS5920027A (ja) | 1982-07-27 | 1982-07-27 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57130591A JPS5920027A (ja) | 1982-07-27 | 1982-07-27 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5920027A true JPS5920027A (ja) | 1984-02-01 |
| JPH0344324B2 JPH0344324B2 (ja) | 1991-07-05 |
Family
ID=15037862
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57130591A Granted JPS5920027A (ja) | 1982-07-27 | 1982-07-27 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5920027A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6083166A (ja) * | 1983-10-14 | 1985-05-11 | Hitachi Ltd | 半導体集積回路装置 |
| JPS6091432A (ja) * | 1983-10-25 | 1985-05-22 | Fujitsu Ltd | 半導体集積回路装置 |
| JPS6214522A (ja) * | 1985-07-12 | 1987-01-23 | Nec Corp | 論理回路 |
| US4785203A (en) * | 1986-03-20 | 1988-11-15 | Kabushiki Kaisha Toshiba | Buffer circuit having decreased current consumption |
| JPH02143989A (ja) * | 1988-11-24 | 1990-06-01 | Mitsubishi Electric Corp | 半導体記憶装置 |
| WO2004114269A1 (en) * | 2003-06-23 | 2004-12-29 | Syncoam Co., Ltd. | Memory circuit for display panel driving and driving method thereof |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6644324B1 (ja) | 2019-09-13 | 2020-02-12 | 黒沢建設株式会社 | ３軸圧縮柱梁接合部のプレストレス導入法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5180047U (ja) * | 1974-12-18 | 1976-06-25 | ||
| JPS539439A (en) * | 1976-07-14 | 1978-01-27 | Hitachi Ltd | Information gate system |
-
1982
- 1982-07-27 JP JP57130591A patent/JPS5920027A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5180047U (ja) * | 1974-12-18 | 1976-06-25 | ||
| JPS539439A (en) * | 1976-07-14 | 1978-01-27 | Hitachi Ltd | Information gate system |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6083166A (ja) * | 1983-10-14 | 1985-05-11 | Hitachi Ltd | 半導体集積回路装置 |
| JPH059835B2 (ja) * | 1983-10-14 | 1993-02-08 | Hitachi Seisakusho Kk | |
| JPS6091432A (ja) * | 1983-10-25 | 1985-05-22 | Fujitsu Ltd | 半導体集積回路装置 |
| JPS6214522A (ja) * | 1985-07-12 | 1987-01-23 | Nec Corp | 論理回路 |
| US4785203A (en) * | 1986-03-20 | 1988-11-15 | Kabushiki Kaisha Toshiba | Buffer circuit having decreased current consumption |
| JPH02143989A (ja) * | 1988-11-24 | 1990-06-01 | Mitsubishi Electric Corp | 半導体記憶装置 |
| WO2004114269A1 (en) * | 2003-06-23 | 2004-12-29 | Syncoam Co., Ltd. | Memory circuit for display panel driving and driving method thereof |
| US8081142B2 (en) | 2003-06-23 | 2011-12-20 | Syncoam Co., Ltd. | Memory circuit for display panel driving and driving method thereof |
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| JPH0344324B2 (ja) | 1991-07-05 |
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