JPS59197936A - デイジタル信号処理方式 - Google Patents
デイジタル信号処理方式Info
- Publication number
- JPS59197936A JPS59197936A JP58072479A JP7247983A JPS59197936A JP S59197936 A JPS59197936 A JP S59197936A JP 58072479 A JP58072479 A JP 58072479A JP 7247983 A JP7247983 A JP 7247983A JP S59197936 A JPS59197936 A JP S59197936A
- Authority
- JP
- Japan
- Prior art keywords
- multiplier
- multiplication
- data
- registers
- integer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/544—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices for evaluating functions by calculation
- G06F7/5443—Sum of products
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ）９発明の技術分野
本発明はディジタル信号処理の乗算ブロックの構成に係
り、特に乗算器の結果の下位ビットを丸める場合にも乗
数、被乗数の置数位置を設定することにより整数演算が
可能な方式に関するものである。
り、特に乗算器の結果の下位ビットを丸める場合にも乗
数、被乗数の置数位置を設定することにより整数演算が
可能な方式に関するものである。
（ｂ）、従来技術と問題点
第１図は従来技術によるＤＳＰの乗算器部分の構成を示
す。
す。
図中、Ａ、Ｂはレジスタ、Ｃは乗算回路、Ｄはアキュム
レータである。
レータである。
レジスタＡ、Ｂに置数された値の積がアキュムレータＤ
に出力される。
に出力される。
第２図は第１図の回路の動作を説明する為の図である。
第２図に於いて、乗算器として固定小数点方式を取る場
合例えばデータ長を８ビツト、小数点位置をＭＳＢと２
ビツト目の間にとった場合、乗算によるビットの構成は
第２図の様になる。
合例えばデータ長を８ビツト、小数点位置をＭＳＢと２
ビツト目の間にとった場合、乗算によるビットの構成は
第２図の様になる。
実際の回路ではＤＳＰの扱うデータが８ビツトとすると
解の×印のビットは切り捨て或いは丸めにより捨てられ
るので、解としてはＸ印のない上位８ビツトの値が取ら
れる。
解の×印のビットは切り捨て或いは丸めにより捨てられ
るので、解としてはＸ印のない上位８ビツトの値が取ら
れる。
一般の演算では上記の様に下位ビットは捨てられても良
い（叉は四捨五入する）ものとして使用されているが、
整数乗算（即ち乗数、被乗数の小数点位置がＬＳＢの下
に在るとして乗算する）を行う時には、解として第２図
のＸ印の７ビノトを含む８ビツトを出力したい場合もあ
る。
い（叉は四捨五入する）ものとして使用されているが、
整数乗算（即ち乗数、被乗数の小数点位置がＬＳＢの下
に在るとして乗算する）を行う時には、解として第２図
のＸ印の７ビノトを含む８ビツトを出力したい場合もあ
る。
例えばフーリエ級数の計算等で数表から次々に数字デー
タを引き出す場合、数字データのアドレスを計算する時
には此の様な場合が起きる。
タを引き出す場合、数字データのアドレスを計算する時
には此の様な場合が起きる。
此の様な場合には従来の固定小数点方式の乗算回路に上
位の８ビツト又は下位の８ビツトを選択する回路を付加
すれば此の問題は解決するが、上位の８ビツトを取るこ
とを第一の目的にしているＤＰＳでは其の為の回路増と
なる（アキュムレータ、乗算部分の回路の増加になる）
と云う欠点がある。
位の８ビツト又は下位の８ビツトを選択する回路を付加
すれば此の問題は解決するが、上位の８ビツトを取るこ
とを第一の目的にしているＤＰＳでは其の為の回路増と
なる（アキュムレータ、乗算部分の回路の増加になる）
と云う欠点がある。
（Ｃ）９発明の目的
本発明の目的は従来技術の有する上記の欠点を除去し、
乗数、被乗数の置数時に其の桁位置を考慮して置数する
ことに依って乗算結果が其の侭整数演算解となる方式を
提供することである。
乗数、被乗数の置数時に其の桁位置を考慮して置数する
ことに依って乗算結果が其の侭整数演算解となる方式を
提供することである。
（ｄ）９発明の構成
上記の目的は本発明によれば、乗数を収容するレジスタ
、被乗数を収容するレジスタ、乗算回路及びアキュムレ
ータより構成される固定小数点乗算回路に於いて、整数
同士の乗算を実施する場合、前記整数の乗数、被乗数を
前記レジスタに置数する際、桁位置をずらして置数出来
る様にしたことを特徴とするディジタル信号処理方式を
提供することにより達成、される。
、被乗数を収容するレジスタ、乗算回路及びアキュムレ
ータより構成される固定小数点乗算回路に於いて、整数
同士の乗算を実施する場合、前記整数の乗数、被乗数を
前記レジスタに置数する際、桁位置をずらして置数出来
る様にしたことを特徴とするディジタル信号処理方式を
提供することにより達成、される。
（ｅ）１発明の実施例
本発明は置数時に桁シフトすれば、等測的に解の桁シフ
トが出来ることを利用し、下位桁の桁落ちする乗算器を
持つ固定小数点方式の乗算に於いても必要に応じて固定
小数点乗算を可能にするものである。
トが出来ることを利用し、下位桁の桁落ちする乗算器を
持つ固定小数点方式の乗算に於いても必要に応じて固定
小数点乗算を可能にするものである。
第３図は本発明の一実施例を示す図である。
第３図に於いて、Ｅ、Ｆはセレクタ、Ｇはデータ・メモ
リ用レジスタ、Ｈはアドレス・レジスタで、其の他の記
号は第１図と同じである。
リ用レジスタ、Ｈはアドレス・レジスタで、其の他の記
号は第１図と同じである。
第４図は第３図の動作を説明する為の図である。
以下第３図に従って本発明の詳細な説明する。
普通のデータ同士の乗算の場合は、乗数、被乗数のデー
タは夫々データ・メモリ用レジスタＧからセレクタＥ、
Ｆを経由してレジスタＡ、、Ｂに夫々入力され、乗算器
Ｃに於いて固定小数点方式で乗算され、アキュムレータ
Ｄに解が出力される。
タは夫々データ・メモリ用レジスタＧからセレクタＥ、
Ｆを経由してレジスタＡ、、Ｂに夫々入力され、乗算器
Ｃに於いて固定小数点方式で乗算され、アキュムレータ
Ｄに解が出力される。
整数同士の乗算の場合も、アドレス・レジスタＨからの
アドレス・データは同様にセレクタＥ、 Ｆを経由して
レジスタＡ、Ｂに夫々入力される。
アドレス・データは同様にセレクタＥ、 Ｆを経由して
レジスタＡ、Ｂに夫々入力される。
然し此の場合には第４図に示す様に、置数する時、第４
図（ｉ ） （ｉｉ ）の様に、乗数ａｂｃｄ、被乗
数ｅｆｇを置数しないで、（ｉｉｉ ） （ｉｖ ）
の様に上位から置数する。
図（ｉ ） （ｉｉ ）の様に、乗数ａｂｃｄ、被乗
数ｅｆｇを置数しないで、（ｉｉｉ ） （ｉｖ ）
の様に上位から置数する。
而も整数同士の乗算の結果が、第４図（ｖ）の○印に示
す様に例えば７桁、乗数は４桁、被乗数は３桁と規定し
て置く。従って乗算結果の最下位の数字は必ずＴ印の処
に位置する様に置数する。
す様に例えば７桁、乗数は４桁、被乗数は３桁と規定し
て置く。従って乗算結果の最下位の数字は必ずＴ印の処
に位置する様に置数する。
若し乗数が４桁以下の時、例えば２桁の時には、００ａ
ｂとレジスタＡに入力する。叉同様に被乗数が３桁以下
の時例えば２桁の時には、ＱｅｆとレジスタＢに入力す
る。
ｂとレジスタＡに入力する。叉同様に被乗数が３桁以下
の時例えば２桁の時には、ＱｅｆとレジスタＢに入力す
る。
此の様にして必ず計算結果の最下位の数字がＴ印の処に
位置する様にする。
位置する様にする。
次にアキュムレータＤに収容されている乗算結果（ｖ）
の上位７桁を取り、アドレス・レジスタＨに戻し、下位
７桁（×印で示す７桁）を従来と同じく切り捨てる。
の上位７桁を取り、アドレス・レジスタＨに戻し、下位
７桁（×印で示す７桁）を従来と同じく切り捨てる。
上記の様な置数命令を追加することにより整数同士の乗
算を従来の固定小数点乗算回路を利用して実施すること
が出来る。
算を従来の固定小数点乗算回路を利用して実施すること
が出来る。
（ｆ）０発明の効果
以上詳細に説明した様に本発明によれば、従来の固定小
数点回路に簡単な変更を加えることにより整数同士の乗
算が出来ると云う大きい効果がある。
数点回路に簡単な変更を加えることにより整数同士の乗
算が出来ると云う大きい効果がある。
第１図は従来技術によるＤＳＰの乗算器部分の構成を示
す。図中、Ａ、Ｂはレジスタ、Ｃは乗算回路、Ｄはアキ
ュムレータである。 第２図は第１図の回路の動作を説明する為の図である。 第３図は本発明の一実施例を示す図である。 第３図に於いて、Ｅ、Ｆばセレクタ、Ｇはデータ・メモ
リ用レジスタ、Ｈはアドレス・レジスタで、其の他の記
号は第１図と同じである。 第４図は第３図の動作を説明する為の図である。 巖１訂 窄４図 （ＩＪ ｂ ｈ口 し
シズ７Ａ（Ｉｉ） 口Ｔ］＝［工Ｉｍ工］ ト
シ１ｙＢ（ｕｌ） Ｃ丁ｍ レジスタＡ（Ｖ
） ［コ四エロ「ヨ因」冨■ロリＷΣＴ冨■口］］
ア騒し７Ｄ閉 ■ １
す。図中、Ａ、Ｂはレジスタ、Ｃは乗算回路、Ｄはアキ
ュムレータである。 第２図は第１図の回路の動作を説明する為の図である。 第３図は本発明の一実施例を示す図である。 第３図に於いて、Ｅ、Ｆばセレクタ、Ｇはデータ・メモ
リ用レジスタ、Ｈはアドレス・レジスタで、其の他の記
号は第１図と同じである。 第４図は第３図の動作を説明する為の図である。 巖１訂 窄４図 （ＩＪ ｂ ｈ口 し
シズ７Ａ（Ｉｉ） 口Ｔ］＝［工Ｉｍ工］ ト
シ１ｙＢ（ｕｌ） Ｃ丁ｍ レジスタＡ（Ｖ
） ［コ四エロ「ヨ因」冨■ロリＷΣＴ冨■口］］
ア騒し７Ｄ閉 ■ １
Claims (1)
- 乗数を収容するレジスタ、被乗数を収容するレジスタ、
乗算回路及びアキュムレータより構成される固定小数点
乗算回路に於いて、整数同士の乗算を実施する場合、前
記整数の乗数、被乗数を前記レジスタに置数する際、桁
位置をずらして置数出来る様にしたことを特徴とするデ
ィジタル信号処理方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58072479A JPS59197936A (ja) | 1983-04-25 | 1983-04-25 | デイジタル信号処理方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58072479A JPS59197936A (ja) | 1983-04-25 | 1983-04-25 | デイジタル信号処理方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59197936A true JPS59197936A (ja) | 1984-11-09 |
Family
ID=13490492
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58072479A Pending JPS59197936A (ja) | 1983-04-25 | 1983-04-25 | デイジタル信号処理方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59197936A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000046692A1 (fr) * | 1999-02-03 | 2000-08-10 | Nec Corporation | Processeur de signaux et additionneur-multiplicateur a fonction d'arrondi utilise dans ce dernier |
| US11288597B2 (en) | 2018-06-04 | 2022-03-29 | Fujitsu Limited | Computer-readable recording medium having stored therein training program, training method, and information processing apparatus |
-
1983
- 1983-04-25 JP JP58072479A patent/JPS59197936A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000046692A1 (fr) * | 1999-02-03 | 2000-08-10 | Nec Corporation | Processeur de signaux et additionneur-multiplicateur a fonction d'arrondi utilise dans ce dernier |
| US6792442B1 (en) | 1999-02-03 | 2004-09-14 | Nec Corporation | Signal processor and product-sum operating device for use therein with rounding function |
| US11288597B2 (en) | 2018-06-04 | 2022-03-29 | Fujitsu Limited | Computer-readable recording medium having stored therein training program, training method, and information processing apparatus |
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