JPS586306B2 - ハンドウタイソウチノ セイゾウホウホウ - Google Patents

Description

【発明の詳細な説明】 本発明は、半導体装置を製造する工程で、凹凸のできた
半導体基板表面を平坦化する方法に関する。

一般に、半導体基板を用いて半導体装置を製造する場合
、半導体基板表面に不純物拡散、絶縁層形成、ホトエッ
チングによる表面加工などの処理を施す。

これらの処理を経る間に、基板表面上の絶縁層や導体層
は隆起部あるいは段差部（以下、両者を共に凹凸面と称
する）を有するようになる。

このような基板上に真空蒸着法、化学蒸着法、スパッタ
リング法などによって、さらに配線などの導体層、ある
いは絶縁層（以下、両者を形成層と称する）を形成する
と、上部に被着される形成層は厚さが均一にならす、と
くに凹凸部の側面において薄くなり、甚だしい場合には
切れたりすることが多い。

このことは、被着された形成層の信頼性を著しく低下さ
せる。

従来は、半導体基板上のこのような凹凸を除去する有効
な方法がなく、一般には、形成層を厚くするなどの方法
で、必要最小限の信頼性を確保しているのが実状である
。

つぎに、従来の方法において上記の段差部を生ずる場合
につき、プレーナ・トランジスタを例にとって説明する
。

第１図は、その製造工程の概略を示すものである。

第１図ａは分離拡散工程を示す。

たとえば、Ｐ型導電性を有するＳｉ基板１上に気相成長
法などにより、Ｓｉ基板１とは逆の導電性を有するＮ型
Ｓｉ層を設ける。

さらに、Ｓｉ層２の表面９に熱酸化法等によってＳｉ酸
化膜４を形成し、ホトエッチング技術によってＳｉ酸化
膜の一部を除去し、その部分にＳｉ基板１と同じ導電性
を有する分離拡散領域３を設けたものである。

この時、同時に前記分離拡散領域３の上に、Ｓｉ酸化膜
４が生成される。

第１図ｂはベース拡散工程を示す。

分離拡散領域３によって分離されたＮ型Ｓｉ層２の上の
Ｓｉ酸化膜４の一部をホトエッチングによって除去し、
その部分の下のＮ型Ｓｉ層２内にＳｉ基板１と同じ導電
性を有する拡散領域５を設けたものである。

その際、同時に前記拡散領域５の上にＳｉ酸化膜４が生
成される。

第１図Ｃはエミツタ拡散工程を示す。

拡散領域５の上のＳｉ酸化膜４の一部をホトエツチング
技術によって除去し、その部分の下の拡散領域５内にＳ
ｉ層２と同じ導電性を有する拡散領域６を設けたもので
ある。

その際、同時に前記拡散領域６の上にＳｉ酸化膜４が生
成される。

第１図ｄは電極配線工程を示すもので、エミツタ電極部
の場合を表わす。

拡散領域６の上のＳｉ酸化膜４の一部をホトエッチング
によって除去し、露出した拡散領域６および酸化膜４の
上に真空蒸着法などによりアルミニウム等の金属層を被
着し、ホトエッチングによって所定の電極配線７を形成
した状態を示している。

ベース、コレクタ等についても同様の方法で配線する。

このようなプレーナ技術は、Ｓｉ酸化膜を用いた選択拡
散の連続した工程を含んでいる。

この選択拡散を行なうためには、その度毎に、Ｓｉ酸化
膜の生成が必要である。

このため、どうしても第１図Ｃのように、半導体基板表
面上の酸化膜の断面は階段状の段差のある構造になって
しまう。

この様な凹凸面をもつ酸化膜表面は電極配線の時に断線
の原因として大きな問題となる。

すなわち、階段状酸化膜の角の部分８では金属配線層７
は薄くなり、断線事故をおこす原因となり、半導体装置
の信頼性が低下することになる。

この問題を解決するために、金属蒸着源を複数個設けた
り、階段状断面のＳｉ酸化膜４に傾斜をつけるために、
ホトエッチングの時のエッチング液、エッチング方法の
改良を行なったりしているが、いまだ十分満足な結果を
もたらすに至っていない。

また、ホトエッチング工程におけるホトレジストの露光
の際に、段差部からの光の反射によってパターン精度が
著しく低下し、集積度の向上をはばむ原因ともなる。

さらに、上記の隆起部を生ずる場合につき、アイソ・プ
レーナ・デバイスを例にとって説明する第２図は、その
製造工程の概略を示すものである。

第２図ａはＳｉ基板２１の上に熱酸化などにより薄いＳ
ｉ酸化膜２２を形成し、さらにその上に窓２３をもつ窒
素シリコン（Ｓｉ３Ｎ４）よりなるマスク膜２４を設け
た状態を示す。

Ｓｉ３Ｎ４マスク膜２３は通常Ｓｉ３Ｎ４膜をＳｉ酸化
膜によるマスクを用いて選択的にエッチング（たとえば
、フレオンガスを用いたプラズマエッチング法による）
することにより形成される。

第２図ｂはＳｉ３Ｎ４マスク膜２４の窓２３を通してＳ
ｉ基板２１の２５の部分を選択的にエッチングによって
除去した状態を示す。

エッチングにはＨＦ：ＨＮ０３：水が１：４：４の混合
液を用いる。

第２図Ｃは上の工程により露出したＳｉ基板２１内に熱
酸化法により選択的にＳｉＯ２層２６を形成した状態で
ある。

熱酸化の条件は、乾燥した酸素中、約１０００℃、２０
時間程度の加熱である。

この時、選択的に形成されたＳｉｎ２層２６の周辺部に
隆起部２７が生じる。

これはＳｉからＳｉＯ２が生成される時に体積変化があ
るために生じる現象であり、アイソ・プレーナ技術では
さけられない現象である。

通常、隆起部２７の高さは０．５〜１．２μｍ程度であ
る。

アイソ・プレーナ技術では、間隔をおいて並べられた上
記のようなＳｉＯ２層２６相互の間に能動素子が形成さ
れ、さらに絶縁膜を介して金属配線層が形成される。

したがって、隆起部２７の側面では配線層が薄くなり、
時には断線する。

本発明は、以上の点に鑑み、半導体装置を製造する過程
で生じる基板上の凹凸を、必要に応じて除去、もしくは
実際上問題を生じない程度に著しく減少させて、その上
に形成される層の信頼性、ひいては得られる半導体装置
の信頼性を向上させる方法を提供することを目的とする
。

本発明は、この目的を達成するために、つぎに述べるよ
うな方法をとるものである。

第３図は本発明の原理を説明するための工程説明図であ
る。

まず、第３図ａに示すように、表面に凹凸を有する半導
体基板（あるいはその上に設けた形成層）３１０表面に
隆起部３３および段差部３４を埋めるように塗布層３２
を形成する。

塗布層３２に使用する材料は、塗布時には液体状（分散
溶液を含む）であり、乾燥などにより固体化した時、半
導体基板（あるいはその上に設けた形成層）３１のエッ
チング速度と同程度のエッチング速度を有する材料であ
ることが必要である。

このような塗布材料を凹凸面を有する基板（またはその
上の形成層）３１０表面に凹凸面を埋める程度に塗布、
固化すれば、塗布層３２０表面は平坦となる。

つぎに、第３図ｂに示すように、塗布層３２の形成され
た半導体基板３１を塗布層３２側から物理的エッチング
法を用いてエッチングすると、まず、塗布層３２０表層
部が除去され、ついで、塗布層３２と共に隆起部３３や
段差部３４も同時に除去されるようになる。

さらにエッチングを続ければ、ついには、隆起部３３お
よび段差部３４がほとんど除去され、基板３１０表面は
平坦化されるので、第３図Ｃに示すように、基板２１の
表面に真空蒸着法、化学蒸着法またはスパッタリング法
によって形成層３５を被着すれば断線などの事故は起ら
ない。

一般に、半導体基板の表面を形成する材料としては、シ
リコン（Ｓｉ）、シリコン酸化物（Ｓｉｎ２）燐珪酸ガ
ラス（ＰＳＧ）、硼珪酸ガラス（ＢＳＧ）、シリコン窒
化物（Ｓｉ３Ｎ４）、配線金属、たとえばアルミニウム
（Ａｌ）が考えられる。

そこで、これら半導体基板の表面を形成する材料と本発
明で用いる塗布層とは前述のように同程度のエッチング
速度をもつ必要がある。

このエッチング速度の差は、本発明の目的からして小さ
いほうが好ましいことは当然である。

しかし、塗布材料のエッチング速度が上記のような半導
体基板の表面を形成する材料のエッチング速度に対して
約±５０％の差の範囲であれば実際上使用可能な範囲で
あり、±３０％の範囲がとくに好ましい範囲である。

たとえば、エッチング速度の差が３０％である場合を考
えてみる。

半導体装置の製造過程で基板上に生じる隆起部の高さは
０．５〜１．２μｍ程度であることが多い。

この隆起部に本発明を適用すると、隆起部の高さは約０
．１５〜０．３６μｍとすることができる。

この程度の凹凸面は各種半導体装置の製造に際して実用
上十分に平坦であるということができる。

このような塗布材料として、たとえば環化ゴム系材料で
あるＫＴＦＲ，ＫＭＢＲ（Ｋｏｄａｋ社製商品名）ＯＭ
Ｒ（東京応化工業製商品名）、などのネガ型フォトレジ
スト、フェノール樹脂系材料であるＡＺＩ３５０，ＡＺ
１３５０Ｈ，ＡＺ１１１（Ｓｈｉｐｌｅｙ社製商品名）
などのポジ型フォトレジスト、ポリイミド樹脂などが代
表的な例である。

また塗布性の無機材料も塗布層の性質を満足する限り用
いることができることは勿論である。

これらの材料のうちから基板表面の凹凸を構成する材料
と同程度のエッチング速度を有するものを選んで適宜組
合せて用いる。

以下に本発明を実施例によって詳細に説明する。

実施例 １ 半導体基板としてＳｉ基板を用いて半導体装置を製造す
る場合、通常、一回以上の不純物拡散およびＳｉＯ２膜
の形成が行なわれる。

これらの工程を経る間にＳｉ基板表面上にはＳｉＯ２膜
による凹凸が形成される。

第４図ａはその一例を示す図である。

同図は半導体基板として用いたＳｉ基板４１上に熱酸化
法や真空蒸着法もしくはスパッタリング法によって凹凸
のあるＳｉＯ２膜４２が形成された状態を示す。

図において、４３は、たとえば不純物拡散のためにＳｉ
Ｏ２膜に形成された開口に起因する凹部を、４４は基板
上に厚い局部熱酸化ＳｉＯ２膜を形成する際に生じた凸
部を示す。

通常、凹部４３の段差ｈは０．２〜０．７μｍ程度、凸
部４４の高さｋは０．５〜１．２μｍ程度である。

このような半導体基板に対して第４図ｂに示すように、
塗布によって、たとえば１．５μｍ程度の厚さのＫＴＦ
Ｒホトレジストの塗布層４５を形成する。

塗布層は塗布材料をスピンナー等で塗布すれば良く、膜
厚の制御はスピンナーの回転数の加減で行なえる。

塗布層はＳｉＯ２膜４２の凹凸を埋めるように形成され
、その表面は平坦化される。

つぎに、このＳｉ基板４１に対して塗布層４５側からＡ
ｒガスを用いてスパツタエッチングを行なう。

同一条件のスパツタエッチングに対して、たとえば、Ｓ
ｉＯ２膜は５〜７Å／ｓｅｃの速度で、ＫＴＦＲホトレ
ジストは約６．５Å／ｓｅｃの速度でエッチングされ、
両者のエッチング速度はほぼ同程度であるので、第４図
Ｃに示すように、表面はほぼ平坦なままでエッチングが
進行する。

上記のスパツタエッチングの条件で約４０分のエッチン
グを行なうと、第４図ｄに示すように、塗布層４５全体
とＳｉＯ２膜４２の凹部４３の段差および凸部４４が完
全に除去されて、Ｓｉ基板４１上のＳｉＯ２膜４２の表
面は平坦化される。

その後で、この上に、たとえば真空蒸着法などによって
導体層または絶縁層などの形成層４６を形成すれば、従
来法の場合のように形成層が凹凸部分で薄くなったり、
切断したりする欠陥は生ぜず、信頼性は従来法に比べて
著しく向上する。

実施例 ２ 本発明はプレーナ型多層配線を形成する方法としても有
効である。

第５図ａは半導体基板５１０表面上に形成したＳｉＯ２
膜５２上にＡｌなどの金属からなる第１層導体配線層５
３を形成し、さらにその上に真空蒸着法などによって被
着したＳｉＯ２もしくは燐ガラスからなる層間絶縁層５
４を０．５〜１．５μｍの厚さに形成した一層配線の状
態を示す。

つぎに、第５図ｂに示すように、層間絶縁層５４の上に
ＫＴＦＲやＯＭＲなどのホトレジスト・あるいはポリイ
ミド樹脂を用いて塗布層５５を１〜２μｍの厚さに形成
する。

ついで、スパツタエッチングやイオンミリングによって
、この基板５１を塗布層５５表面からエッチングすると
第４図Ｃのようになる。

Ａｒイオンによるイオンミリ／グの際の代表的な条件は
イオン・エネルギー：７ｋｅｙ、イオン電流１．４ｍＡ
／ｃｍ２、基板温度１５０℃である。

さらにエッチングを継続すると、第４図ｄに示すように
、第１層導体配線層５３の上面が露出し塗布層５５はす
べて除去される。

その後で、第１層導体配線層５３を含め層間絶縁層５４
上に第２層導体配線層５６を被着してプレーナ型の２層
配線が形成される。

また、第４図Ｃの状態で物理的エッチングを終了し、塗
布層５５を化学エッチングによって除去し、層間絶縁層
５４の第１層導体配線層５３の上の部分にスルーホール
を形成して第２層導体配線層を形成して、セミプレーナ
型の第２層配線を形成しても良い。

以後、この方法を繰り返して、プレーナ型もしくはセミ
プレーナ型多層配線が形成される。

以上詳述したところから、本発明によって形成されるこ
れらの多層配線は、従来の方法による大きな段差を有す
る多層配線に比較して、信頼性の点で非常に優れている
ことは明らかである。

上記実施例において、層間絶縁層としてＳｉＯ２の他に
８ １ ３Ｎ４などを用いた場合についても、先に述べ
た塗布材料を適宜組合せて用いれば、本発明を適用する
ことができる。

また、以上の実施例では、層間絶縁層をエッチングする
場合について説明したが、これとは逆に、絶縁層に溝や
開口が形成されていて、その上に導体層を形成して溝の
部分以外の導体層は除去し、絶縁層中に埋込まれた形の
プレーナ型配線を形成する場合にも本発明を適用するこ
とができる。

以上説明したように、本発明は、半導体装置の製造過程
において、基板表面上に形成される絶縁層、導体層の厚
さの不均一化、あるいは断切れを防止し、それらの信頼
性を向上させ、ひいては得られた半導体装置の信頼性を
向上させ、さらには金属配線の膜厚、配線間隔、配線幅
を減少させ、半導体装置の小型化を可能にするなどの特
徴がある。

【図面の簡単な説明】

第１図は従来のプレーナ・トランジスタの製造工程を示
す図、第２図は従来のアイソ・プレーナ半導体装置の製
造工程説明図、第３図は本発明の原理を説明するための
図、第４図および第５図は本発明の実施例の製造工程説
明図である。 図において、３１：半導体基板、３２：塗布層、３３：
隆起部、３４：段差部、３５：形成層、４１：Ｓｉ基板
、４２：ＳｉＯ２膜、４３：凹部、４４：凸部、４５：
塗布層、４６：形成層、５１：半導体基板、５２：Ｓｉ
Ｏ２膜、５３：第１層導体配線層、５４：層間絶縁層、
５５：塗布層、５６：第２層導体配線層。

Claims (1)

【特許請求の範囲】
1. １ 半導体装置の製造工程において、半導体基板上に形
   成した絶縁層または導体層（以下、両者を形成層と称す
   る）に生じた凹凸面を物理的エッチングに対して前記形
   成層と同程度のエッチング速度を有する材料からなる塗
   布被膜によって平坦化する工程と物理的エッチング法に
   よって前記塗布被膜と前記形成層の凸部の少なくとも一
   部を除去し、前記形成層表面を平坦化する工程とを含む
   ことを特徴とする半導体装置の製造方法。