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JPH11312712A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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JPH11312712A
JPH11312712A JP10121305A JP12130598A JPH11312712A JP H11312712 A JPH11312712 A JP H11312712A JP 10121305 A JP10121305 A JP 10121305A JP 12130598 A JP12130598 A JP 12130598A JP H11312712 A JPH11312712 A JP H11312712A
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JP
Japan
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semiconductor chip
substrate
resin
semiconductor device
semiconductor
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JP10121305A
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English (en)
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JP3648053B2 (ja
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Yoshimi Egawa
良実 江川
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Oki Electric Industry Co Ltd
Original Assignee
Oki Electric Industry Co Ltd
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Publication date
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Abstract

(57)【要約】 【課題】 高密度実装が可能であり，また樹脂封止が容
易な半導体装置とその製造方法を提供する。 【解決手段】 基板１０表面に第１の半導体チップ１１
が搭載され，基板１０裏面に複数のバンプ１５が形成さ
れた半導体装置１において，基板１０裏面の中央に形成
されたバンプ１５の無い領域１６に第２の半導体チップ
１７が搭載されている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は，ＣＳＰ（チップ
サイズパッケージ）やＢＧＡ（ボールグリッドアレイ）
などと呼ばれる半導体装置とその製造方法に関するもの
である。
【０００２】
【従来の技術】図９に基づいて，例えばＢＧＡと呼ばれ
る半導体装置を説明すると，従来は，内部基板１００の
表面（図９では上面）に半導体チップ１０１を載せ，半
導体チップ１０１と内部基板１０２をワイヤ１０３で電
気的に接続する。その後，内部基板１００の表面上で半
導体チップ１０１を樹脂１０３で封止する。また，内部
基板１００の裏面（図９では下面）にはんだバンプ（は
んだボール）１０４を付けた構造を有している。
【０００３】
【発明が解決しようとする課題】近年，このような半導
体装置には，益々の高密度実装が要求されている。しか
しながら，図９で説明したような従来の半導体装置で
は，マザーボードに実装する際，実装面積を十分に小さ
くさせるのが困難である。また，半導体装置は，マザー
ボードにはんだ付けした後の温度サイクル試験の信頼性
に問題があるため，半導体装置とマザーボードとの間に
樹脂を流し込むことにより樹脂で電気的な接続部分を押
さえ込み，温度サイクル試験の信頼性を向上させてい
る。しかし，このように半導体装置とマザーボードとの
間に樹脂を流し込むためには，樹脂封止工程を増やすこ
とが必要になる。
【０００４】本発明の目的は，高密度実装が可能であ
り，また樹脂封止が容易な半導体装置とその製造方法を
提供することにある。
【０００５】
【課題を解決するための手段】この目的を達成するため
に，請求項１の発明にあっては，基板表面に第１の半導
体チップが搭載され，基板裏面に複数のバンプが形成さ
れた半導体装置において，前記基板裏面の中央に形成さ
れたバンプの無い領域に第２の半導体チップが搭載され
ていることを特徴としている。この請求項１の半導体装
置にあっては，基板表面に第１の半導体チップが搭載さ
れ，基板裏面に第２の半導体チップが搭載されているの
で，従来の半導体装置に比べて，同じ実装面積で２倍の
高密度実装が可能になる。
【０００６】この請求項１の半導体装置において，請求
項２に記載したように，前記基板の表裏面の間で封止樹
脂を通過させる貫通孔が，前記基板に設けられているこ
とが好ましい。そうすれば，基板の表裏面のいずれか一
方側において樹脂を供給して，基板に設けられた貫通孔
に該樹脂を通過させることにより，基板表面と第１の半
導体チップの間及び基板裏面と第２の半導体チップの間
を同時に樹脂で封止することができるようになる。
【０００７】また，請求項３に記載したように，前記基
板表面に対する前記第１の半導体チップの電気的な接続
及び／又は前記基板裏面に対する前記第２の半導体チッ
プの電気的な接続が，フリップチップ接続であることが
好ましい。そうすれば，半導体装置全体の厚さを薄くで
きるようになる。
【０００８】請求項４の発明は，基板の表裏面に第１の
半導体チップと第２の半導体チップを搭載する工程と，
基板表面と第１の半導体チップの間と基板裏面と第２の
半導体チップの間を樹脂で封止する工程とを含むことを
特徴とする，半導体装置の製造方法である。この請求項
４の製造方法によって，請求項１〜３の半導体装置を製
造することができる。
【０００９】この請求項４の製造方法において，請求項
５に記載したように，前記基板表面に対する前記第１の
半導体チップの電気的な接続や前記基板裏面に対する前
記第２の半導体チップの電気的な接続を，フリップチッ
プ接続で行うことが好ましい。そうすれば，半導体装置
全体の厚さを薄くできるようになる。
【００１０】また，請求項６に記載したように，前記基
板の表裏面のいずれか一方側において樹脂を供給して，
基板に設けられた貫通孔に該樹脂を通過させることによ
り，基板表面と第１の半導体チップの間及び基板裏面と
第２の半導体チップの間を同時に樹脂で封止することが
好ましい。そうすれば，製造時間短縮とコストダウンが
はかれるようになる。この場合，請求項７に記載したよ
うに，前記樹脂の供給を行わない基板の表面又は裏面に
おいて第１の半導体チップの周囲近傍又は第２の半導体
チップの周囲近傍を閉塞するための横漏れ防止治具を用
いることにより，基板表面と第１の半導体チップの間か
らの樹脂の漏出又は基板裏面と第２の半導体チップの間
からの樹脂の漏出を防ぐことが好ましい。また，請求項
８に記載したように，前記横漏れ防止治具は，第１の半
導体チップの周囲近傍又は第２の半導体チップの周囲近
傍に温風を吹き付けることにより樹脂を硬化させるよう
にしても良い。
【００１１】また，請求項９に記載したように，前記基
板裏面と第２の半導体チップの間を樹脂で封止する工程
を，半導体装置をマザーボード上に電気的に接続した後
に行うようにしても良い。そうすれば，半導体装置の樹
脂封止と，半導体装置とマザーボードとの間の樹脂によ
り押さえ込みが同時にでき，封止工程を短縮できる。
【００１２】
【発明の実施の形態】以下，本発明の好ましい実施の形
態を，ＢＧＡ（ボールグリッドアレイ）と呼ばれる半導
体装置を例にして説明する。図１において，（ａ）は，
本発明の第１の実施の形態にかかる半導体装置１の裏面
図であり，（ｂ）は，図１（ａ）におけるＡ−Ａ断面図
である。
【００１３】内部基板１０の表面（図示の例では上面）
に第１の半導体チップ１１が搭載されている。図示の例
では，第１の半導体チップ１１の上面に配置された端子
にワイヤ１２をボンディングすることにより，内部基板
１０に対して第１の半導体チップ１１が電気的に接続さ
れている。また，内部基板１０の表面において第１の半
導体チップ１１は例えばエポキシ樹脂などの樹脂１３で
封止されている。
【００１４】内部基板１０の裏面（図示の例では下面）
には，複数のバンプ１５が形成されている。このバンプ
１５は，例えばはんだバンプや金バンプなどである。ま
た，内部基板１０の裏面中央には，バンプ１５の無い領
域１６が形成されていて，この領域１６には第２の半導
体チップ１７が搭載されている。図示の例では，第２の
半導体チップ１７の上面に配置された内部接続端子１８
を内部基板１０の裏面に接触させて，内部基板１０に対
して第２の半導体チップ１７を電気的に接続することに
より，内部基板１０の裏面に対して第２の半導体チップ
１７をフリップチップ接続している。また，内部基板１
０の裏面において第２の半導体チップ１７の上面と内部
基板１０の裏面との間は例えばエポキシ樹脂などの樹脂
１９で封止されている。
【００１５】このように構成された第１の実施の形態の
半導体装置１にあっては，例えば先に図９で説明したよ
うな従来の半導体装置に比べて，同じ実装面積で２倍の
高密度実装ができるようになる。また，この半導体装置
１のように，第２の半導体チップ１７を内部基板１０の
裏面にフリップチップ接続すれば，フリップチップ接続
は厚さの増加が少なくて済むので，内部基板１０の裏面
に第２の半導体チップ１７を搭載しても半導体装置１全
体の厚さの増加はほとんどない。
【００１６】次に図２は，本発明の第２の実施の形態に
かかる半導体装置２の断面図である。この半導体装置２
では，第１の半導体チップ１１の下面に内部接続端子２
１が配置されており，その内部接続端子２１を内部基板
１０の表面（図示の例では上面）に電気的に接続するこ
とにより，内部基板１０の表面に対して第１の半導体チ
ップ１１をフリップチップ接続した構成になっている。
また，内部基板１０の表面において第１の半導体チップ
１１の下面と内部基板１０の表面との間は例えばエポキ
シ樹脂などの樹脂２２で封止されている。その他の構成
は，先に図１で説明した本発明の第１の実施形態の半導
体装置１と同様であるので，図２に示す半導体装置２に
おいて，図１で説明した半導体装置１と同じ構成要素に
ついては，図１と同じ符号を付することにより，重複し
た説明は省略する。
【００１７】このように構成された第２の実施の形態の
半導体装置２にあっては，先に図１で説明した半導体装
置１と同様に，同じ実装面積で２倍の高密度実装ができ
ることに加え，内部基板１０の表面に搭載した第１の半
導体チップ１１もフリップチップ接続されているので，
半導体装置２全体の厚さを更に薄くできる。このような
半導体装置２は，特に全体厚さが制限されたような場合
に有効である。
【００１８】次に図３は，本発明の第３の実施の形態に
かかる半導体装置３の断面図である。この半導体装置３
では，内部基板３０のほぼ中央に貫通孔３１が設けられ
ている。また，先に説明した第２の実施の形態の半導体
装置２と同様に，この半導体装置３においても，第１の
半導体チップ１１の下面に配置された内部接続端子３２
を内部基板３０の表面（図示の例では上面）にフリップ
チップ接続した構成になっている。この半導体装置３に
よれば，次に説明する半導体装置３の製造過程におい
て，貫通孔３１に例えばエポキシ樹脂などの樹脂３３を
通過させることにより，内部基板３０の表面と第１の半
導体チップ１１の間及び内部基板３０の裏面と第２の半
導体チップ１７の間を同時に樹脂３３で封止することが
できる。なお，その他の構成は，先に図１で説明した本
発明の第１の実施形態の半導体装置１と同様であるの
で，図３に示す半導体装置３において，図１で説明した
半導体装置１と同じ構成要素については，図１と同じ符
号を付することにより，重複した説明は省略する。
【００１９】次に，この第３の実施の形態にかかる半導
体装置３を製造する場合を例にして，本発明の実施の形
態にかかる製造方法について説明する。先ず，貫通孔３
１が形成された内部基板３０の表面と裏面に第１の半導
体チップ１１と第２の半導体チップ１８をそれぞれ搭載
する。この場合，先に説明したように，第１の半導体チ
ップ１１の下面に配置された内部接続端子３２を内部基
板３０の表面にフリップチップ接続（フェイスダウン）
し，また，第２の半導体チップ１７の上面に配置された
内部接続端子１８を内部基板３０の裏面にフリップチッ
プ接続（フェイスダウン）すると良い。これらフリップ
チップ接続は，例えばＡｕ−Ａｕ熱圧着，導電性接着剤
による接続，半田接続などによって行うことができる。
【００２０】次に，内部基板３０の表面と第１の半導体
チップ１１の間と内部基板３０の裏面と第２の半導体チ
ップ１７の間をそれぞれ樹脂３３で封止する。この場
合，内部基板３０の表裏面のいずれか一方側において樹
脂３３を供給すれば良い。即ち，図４に示す例では，内
部基板３０の表面側において，第１の半導体チップ１１
の周囲近傍にディスペンサ４０で上部から液状の例えば
エポキシ樹脂などの樹脂３３を供給する。すると，毛細
管現象により，樹脂３３は，先ず内部基板３０の表面と
第１の半導体チップ１１の間に流れ込み，内部基板３０
に設けられた貫通孔３１を通過した後，更に内部基板３
０の裏面と第２の半導体チップ１７の間に流れ込むこと
となる。このように，内部基板３０の表面と第１の半導
体チップ１１の間及び内部基板３０の裏面と第２の半導
体チップ１７の間に樹脂を流し込んだ後，１５０〜１６
０゜Ｃ程度の温度で樹脂３３を硬化させ，半導体装置３
を製造する。
【００２１】なお，このように樹脂３３による封止を行
った後，内部基板３０の裏面において第２の半導体チッ
プ１７の周りにバンプ１５をはんだ接合などによって取
り付けても良いが，第２の半導体チップ１７をフリップ
チップ接続する前に，予めバンプ１５を取り付けておい
ても良い。
【００２２】このようにして半導体装置３を製造するこ
とにより，従来に比べて同じ実装面積で２倍の高密度実
装ができ，しかも，全体の厚さが非常に薄い半導体装置
３を得ることができる。また，この半導体装置３を製造
する場合，内部基板３０に設けられた貫通孔３１に樹脂
３３を通過させることにより，内部基板３０の表面と第
１の半導体チップ１１の間及び内部基板３０の裏面と第
２の半導体チップ１７の間を同時に樹脂３３で封止でき
るので，製造時間を短縮できコストダウンがはかれるよ
うになる。
【００２３】なお，このようにして半導体装置３を製造
する場合，樹脂３３の供給を行わない内部基板３０の裏
面側では，第２の半導体チップ１７の周囲から樹脂３３
が漏れ出てしまう心配がある。そこで，樹脂３３の供給
を行わない内部基板３０の裏面においては，図５に示す
ように，第２の半導体チップ１７の周囲近傍を閉塞する
ための横漏れ防止治具４１を用いると良い。このような
横漏れ防止治具４１によって第２の半導体チップ１７の
周囲近傍を閉塞した状態で，内部基板３０の表面側にお
いて上方からディスペンサ４０で樹脂３３を供給して，
樹脂３３を硬化させれば，内部基板３０の裏面と第２の
半導体チップ１７の間からの樹脂３３の漏出を防ぐこと
ができる。これにより，漏れ出た樹脂３３が不要な箇所
に付着することが無く，また，必要以上に樹脂３３を使
うことが無く，仕上がりも綺麗になる。なお横漏れ防止
治具４１は，樹脂３３と容易に付着しない剥離性の良い
材料で構成すると良い。
【００２４】また，図６に示すように，横漏れ防止治具
４２にエア吹き出し口４３を設け，このエア吹き出し口
４３から吹き出した例えば１５０〜１６０゜Ｃ程度の温
風を，内部基板３０の裏面において第２の半導体チップ
１７の周囲近傍に供給する構成としても良い。そうすれ
ば，ディスペンサ４０から供給された樹脂３３を第２の
半導体チップ１７の周囲近傍において仮硬化させること
ができ，図５で説明した場合と同様に，内部基板３０の
裏面と第２の半導体チップ１７の間からの樹脂３３の漏
出を防ぐことができる。
【００２５】次に，第３の実施の形態の半導体装置３を
例にして，本発明の他の実施の形態にかかる製造方法に
ついて説明する。先ず，先と同様に，貫通孔３１が形成
された内部基板３０の表面と裏面に第１の半導体チップ
１１と第２の半導体チップ１８をそれぞれ搭載する。こ
の場合も，第１の半導体チップ１１と第２の半導体チッ
プ１７をいずれも内部基板３０に対してフリップチップ
接続（フェイスダウン）すると良い。
【００２６】次に，内部基板３０の裏面において第２の
半導体チップ１７の周りの所定位置にバンプ１５をはん
だ接合などによって取り付ける。なお，第２の半導体チ
ップ１７をフリップチップ接続する前に，予めバンプ１
５を内部基板３０の裏面に取り付けておいても良い。
【００２７】次に，第１の半導体チップ１１と第２の半
導体チップ１８を破壊させないようにして，図７に示す
ように，マザーボード５０上に半導体装置３を載せ，局
所エアブローや接着剤等で仮実装することにより，内部
基板３０の裏面のバンプ１５をマザーボード５０上に電
気的に接続する。
【００２８】次に，内部基板３０の表面と第１の半導体
チップ１１の間と内部基板３０の裏面と第２の半導体チ
ップ１７の間をそれぞれ樹脂３３で封止する。この場合
も先と同様に，内部基板３０の表面側において，第１の
半導体チップ１１の周囲近傍にディスペンサ４０で上部
から液状の例えばエポキシ樹脂などの樹脂３３を供給す
る。すると毛細管現象により，樹脂３３は内部基板３０
の表面と第１の半導体チップ１１の間及び貫通孔３１を
通過した後，更に内部基板３０の裏面と第２の半導体チ
ップ１７の間に流れ込むこととなる。
【００２９】そして，この実施の形態では，内部基板３
０の裏面と第２の半導体チップ１７の間に樹脂３３を充
填した後も，更にディスペンサ４０から液状の樹脂３３
を供給し続ける。すると，内部基板３０の裏面側では，
第２の半導体チップ１７の周囲から樹脂３３が流れ出
て，図７に示すように，内部基板３０の裏面とマザーボ
ード５０の上面の間や第２の半導体チップ１７の下面と
マザーボード５０の上面の間にも樹脂３３が流れ込んで
充填されることとなる。こうして，半導体装置３におけ
る内部基板３０の表裏面と第１の半導体チップ１１及び
第２の半導体チップ１７の間と，半導体装置３とマザー
ボード５０との間にそれぞれ樹脂３３を充填した後，１
５０〜１６０゜Ｃ程度の温度で樹脂３３を硬化させる。
【００３０】これにより，半導体装置３の樹脂封止と，
半導体装置３とマザーボード５０との間の樹脂封止が同
時にでき，封止工程を短縮できるようになる。図８は，
こうしてマザーボード５０上において製造された半導体
装置３を示す断面図である。この実施の形態の製造方法
によれば，半導体装置３の樹脂封止とマザーボード５０
との間の樹脂封止を同時に行うことにより，半導体装置
３を製造すると同時にマザーボード５０との間の樹脂３
３による押さえ込みができ，温度サイクル試験の信頼性
を向上させることができる。また，通常３回の封止工程
を１回でできるので製造時間を約１／３程度に短縮でき
る。なお，このように半導体装置３の樹脂封止と半導体
装置３とマザーボード５０との間の樹脂封止を同時に行
う場合は，半導体装置３とマザーボード５０との間から
樹脂３３が漏れ出ないように，先に図５，６で説明した
場合と同様な横漏れ防止治具を使用しても良い。
【００３１】以上，本発明の好ましい実施の形態をＢＧ
Ａと呼ばれる半導体装置に基づいて説明したが，本発明
は，ＢＧＡ以外の他の形式の半導体装置にも適用でき
る。
【００３２】
【発明の効果】請求項１〜３の半導体装置によれば，従
来の半導体装置に比べて，同じ実装面積で２倍の高密度
実装が可能になる。そして，請求項２の半導体装置によ
れば，基板の表裏面のいずれか一方側において樹脂を供
給して，基板に設けられた貫通孔に該樹脂を通過させる
ことにより，基板表面と第１の半導体チップの間及び基
板裏面と第２の半導体チップの間を同時に樹脂で封止す
ることができるようになる。また，請求項３の半導体装
置によれば，半導体装置全体の厚さを薄くできる。
【００３３】これら請求項１〜３の半導体装置は，請求
項４〜９の製造方法によって製造することができる。そ
して，請求項５の製造方法によれば，半導体装置全体の
厚さを薄くできるようになる。また，請求項６の製造方
法によれば，製造時間短縮とコストダウンがはかれるよ
うになる。また，請求項７，８の製造方法によれば，漏
れ出た樹脂が不要な箇所に付着することが無く，また，
必要以上に樹脂を使うことが無く，仕上がりも綺麗にな
る。また，請求項９の製造方法によれば，半導体装置の
樹脂封止と，半導体装置とマザーボードとの間の樹脂に
より押さえ込みが同時にでき，封止工程を短縮できる。
【図面の簡単な説明】
【図１】（ａ）は，本発明の第１の実施の形態にかかる
半導体装置の裏面図であり，（ｂ）は，図１（ａ）にお
けるＡ−Ａ断面図である。
【図２】本発明の第２の実施の形態にかかる半導体装置
の断面図である。
【図３】本発明の第３の実施の形態にかかる半導体装置
の断面図である。
【図４】第３の実施の形態の半導体装置の製造方法の説
明図である。
【図５】第２の半導体チップの周囲近傍を閉塞するため
の横漏れ防止治具を用いた製造方法の説明図である。
【図６】エア吹き出し口を設けた横漏れ防止治具を用い
た製造方法の説明図である。
【図７】本発明の他の実施の形態にかかる製造方法の説
明図である。
【図８】他の実施の形態にかかる製造方法によって製造
した半導体装置の断面図である。
【図９】従来の半導体装置の断面図である。
【符号の説明】
１，２，３ 半導体装置 １０ 内部基板 １１ 第１の半導体チップ １３，１９ 樹脂 １５ バンプ １６ バンプの無い領域 １７ 第２の半導体チップ
フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 23/28 Ｈ０１Ｌ 23/12 Ｌ 25/065 25/08 Ｚ 25/07 25/18

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】 基板表面に第１の半導体チップが搭載さ
    れ，基板裏面に複数のバンプが形成された半導体装置に
    おいて，前記基板裏面の中央に形成されたバンプの無い
    領域に第２の半導体チップが搭載されていることを特徴
    とする，半導体装置。
  2. 【請求項２】 前記基板の表裏面の間で封止樹脂を通過
    させる貫通孔が，前記基板に設けられていることを特徴
    とする，請求項１に記載の半導体装置。
  3. 【請求項３】 前記基板表面に対する前記第１の半導体
    チップの電気的な接続及び／又は前記基板裏面に対する
    前記第２の半導体チップの電気的な接続が，フリップチ
    ップ接続であることを特徴とする，請求項１又は２に記
    載の半導体装置。
  4. 【請求項４】 基板の表裏面に第１の半導体チップと第
    ２の半導体チップを搭載する工程と，基板表面と第１の
    半導体チップの間と基板裏面と第２の半導体チップの間
    を樹脂で封止する工程とを含むことを特徴とする，半導
    体装置の製造方法。
  5. 【請求項５】 前記基板表面に対する前記第１の半導体
    チップの電気的な接続及び／又は前記基板裏面に対する
    前記第２の半導体チップの電気的な接続を，フリップチ
    ップ接続で行うことを特徴とする，請求項４に記載の半
    導体装置の製造方法。
  6. 【請求項６】 前記基板の表裏面のいずれか一方側にお
    いて樹脂を供給して，基板に設けられた貫通孔に該樹脂
    を通過させることにより，基板表面と第１の半導体チッ
    プの間及び基板裏面と第２の半導体チップの間を同時に
    樹脂で封止することを特徴とする，請求項４又は５に記
    載の半導体装置の製造方法。
  7. 【請求項７】 前記樹脂の供給を行わない基板の表面又
    は裏面において第１の半導体チップの周囲近傍又は第２
    の半導体チップの周囲近傍を閉塞するための横漏れ防止
    治具を用いることにより，基板表面と第１の半導体チッ
    プの間からの樹脂の漏出又は基板裏面と第２の半導体チ
    ップの間からの樹脂の漏出を防ぐことを特徴とする，請
    求項６に記載の半導体装置の製造方法。
  8. 【請求項８】 前記横漏れ防止治具は，第１の半導体チ
    ップの周囲近傍又は第２の半導体チップの周囲近傍に温
    風を吹き付けることにより樹脂を硬化させることを特徴
    とする，請求項７に記載の半導体装置の製造方法。
  9. 【請求項９】 前記基板裏面と第２の半導体チップの間
    を樹脂で封止する工程を，半導体装置をマザーボード上
    に電気的に接続した後に行うことを特徴とする，請求項
    ４，５，６，７又は８のいずれかに記載の半導体装置の
    製造方法。
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Cited By (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000260912A (ja) * 1999-03-05 2000-09-22 Fujitsu Ltd 半導体装置の実装構造及び半導体装置の実装方法
JP2000340736A (ja) * 1999-05-26 2000-12-08 Sony Corp 半導体装置及びその実装構造、並びにこれらの製造方法
EP1137067A2 (en) * 2000-03-20 2001-09-26 Agere Systems Guardian Corporation Multi-chip ball grid array ic packages
US6489687B1 (en) 1999-10-01 2002-12-03 Seiko Epson Corporation Semiconductor device and method of manufacturing the same, manufacturing device, circuit board, and electronic equipment
US6633078B2 (en) 2000-03-21 2003-10-14 Mitsubishi Denki Kabushiki Kaisha Semiconductor device, method for manufacturing an electronic equipment, electronic equipment and portable information terminal
JP2006019433A (ja) * 2004-06-30 2006-01-19 Nec Electronics Corp 半導体装置およびその製造方法
JP2006190746A (ja) * 2005-01-05 2006-07-20 Seiko Epson Corp 半導体装置及びその製造方法
WO2006090827A1 (ja) * 2005-02-25 2006-08-31 Kyocera Corporation 電子装置及びその製造方法
JP2006310649A (ja) * 2005-04-28 2006-11-09 Sharp Corp 半導体装置パッケージおよびその製造方法、ならびに半導体装置パッケージ用一括回路基板
JP2009038391A (ja) * 2001-02-27 2009-02-19 Chippac Inc 超薄型高速フリップチップパッケージ
JP2009088226A (ja) * 2007-09-28 2009-04-23 Seiko Epson Corp デバイス、デバイスの製造方法及び電子機器
WO2009057259A1 (ja) * 2007-11-01 2009-05-07 Panasonic Corporation 電子部品実装構造体およびその製造方法
US8143108B2 (en) 2004-10-07 2012-03-27 Stats Chippac, Ltd. Semiconductor device and method of dissipating heat from thin package-on-package mounted to substrate
JP2013069942A (ja) * 2011-09-24 2013-04-18 Denso Corp 半導体装置及びその製造方法
USRE44438E1 (en) 2001-02-27 2013-08-13 Stats Chippac, Ltd. Semiconductor device and method of dissipating heat from thin package-on-package mounted to substrate
JP2019068043A (ja) * 2017-09-29 2019-04-25 インテル・コーポレーション マイクロ電子パッケージ構造におけるはんだ接合の信頼性のための基板アーキテクチャ

Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6232667B1 (en) * 1999-06-29 2001-05-15 International Business Machines Corporation Technique for underfilling stacked chips on a cavity MLC module
JP3526788B2 (ja) * 1999-07-01 2004-05-17 沖電気工業株式会社 半導体装置の製造方法
JP2001044358A (ja) * 1999-07-28 2001-02-16 Mitsubishi Electric Corp 半導体装置およびその製造方法
TW417839U (en) * 1999-07-30 2001-01-01 Shen Ming Tung Stacked memory module structure and multi-layered stacked memory module structure using the same
SG83742A1 (en) * 1999-08-17 2001-10-16 Micron Technology Inc Multi-chip module with extension
JP3485507B2 (ja) * 1999-10-25 2004-01-13 沖電気工業株式会社 半導体装置
US6369448B1 (en) * 2000-01-21 2002-04-09 Lsi Logic Corporation Vertically integrated flip chip semiconductor package
JP3581086B2 (ja) * 2000-09-07 2004-10-27 松下電器産業株式会社 半導体装置
US6749691B2 (en) 2001-02-14 2004-06-15 Air Liquide America, L.P. Methods of cleaning discolored metallic arrays using chemical compositions
SG108245A1 (en) * 2001-03-30 2005-01-28 Micron Technology Inc Ball grid array interposer, packages and methods
SG122743A1 (en) * 2001-08-21 2006-06-29 Micron Technology Inc Microelectronic devices and methods of manufacture
US6519844B1 (en) * 2001-08-27 2003-02-18 Lsi Logic Corporation Overmold integrated circuit package
US6963142B2 (en) * 2001-10-26 2005-11-08 Micron Technology, Inc. Flip chip integrated package mount support
US7573136B2 (en) * 2002-06-27 2009-08-11 Micron Technology, Inc. Semiconductor device assemblies and packages including multiple semiconductor device components
JP4110992B2 (ja) * 2003-02-07 2008-07-02 セイコーエプソン株式会社 半導体装置、電子デバイス、電子機器、半導体装置の製造方法および電子デバイスの製造方法
CN1638120A (zh) * 2003-12-26 2005-07-13 恩益禧电子股份有限公司 半导体组装体及其制造方法
DE102004042563A1 (de) * 2004-09-02 2006-03-23 Infineon Technologies Ag Halbleiter-Bauelement mit verbesserter Wärmeableitung
JP4575205B2 (ja) * 2005-03-30 2010-11-04 Ｏｋｉセミコンダクタ株式会社 積層構造体の形成方法及びその方法を使用した半導体装置の製造方法
US7791192B1 (en) 2006-01-27 2010-09-07 Xilinx, Inc. Circuit for and method of implementing a capacitor in an integrated circuit
US8110908B2 (en) * 2008-12-04 2012-02-07 Stats Chippac Ltd. Integrated circuit packaging system using bottom flip chip die bonding and method of manufacture thereof
CN101840894B (zh) * 2009-03-19 2012-04-04 松下电器产业株式会社 半导体器件
US8119447B2 (en) * 2009-06-17 2012-02-21 Stats Chippac Ltd. Integrated circuit packaging system with through via die having pedestal and recess and method of manufacture thereof
US8624364B2 (en) * 2010-02-26 2014-01-07 Stats Chippac Ltd. Integrated circuit packaging system with encapsulation connector and method of manufacture thereof
US8304880B2 (en) 2010-09-14 2012-11-06 Stats Chippac Ltd. Integrated circuit packaging system with package-on-package and method of manufacture thereof
US20120091575A1 (en) * 2010-10-15 2012-04-19 Yi-Shao Lai Semiconductor Package And Method For Making The Same
US8927391B2 (en) * 2011-05-27 2015-01-06 Taiwan Semiconductor Manufacturing Company, Ltd. Package-on-package process for applying molding compound
US11469216B2 (en) * 2020-03-27 2022-10-11 Nanya Technology Corporation Dual-die semiconductor package and manufacturing method thereof
KR20230000725A (ko) 2021-06-25 2023-01-03 삼성전자주식회사 반도체 패키지

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5200362A (en) * 1989-09-06 1993-04-06 Motorola, Inc. Method of attaching conductive traces to an encapsulated semiconductor die using a removable transfer film
US5477082A (en) * 1994-01-11 1995-12-19 Exponential Technology, Inc. Bi-planar multi-chip module
JP2531382B2 (ja) 1994-05-26 1996-09-04 日本電気株式会社 ボ―ルグリッドアレイ半導体装置およびその製造方法
JPH08139225A (ja) 1994-11-11 1996-05-31 Hitachi Chem Co Ltd 半導体パッケージおよびその製造方法
EP0732107A3 (en) * 1995-03-16 1997-05-07 Toshiba Kk Screen device for circuit substrate
JPH0951015A (ja) 1995-08-09 1997-02-18 Citizen Watch Co Ltd 半導体装置
US5798567A (en) * 1997-08-21 1998-08-25 Hewlett-Packard Company Ball grid array integrated circuit package which employs a flip chip integrated circuit and decoupling capacitors
US5854507A (en) * 1998-07-21 1998-12-29 Hewlett-Packard Company Multiple chip assembly

Cited By (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000260912A (ja) * 1999-03-05 2000-09-22 Fujitsu Ltd 半導体装置の実装構造及び半導体装置の実装方法
JP2000340736A (ja) * 1999-05-26 2000-12-08 Sony Corp 半導体装置及びその実装構造、並びにこれらの製造方法
US6489687B1 (en) 1999-10-01 2002-12-03 Seiko Epson Corporation Semiconductor device and method of manufacturing the same, manufacturing device, circuit board, and electronic equipment
EP1137067A3 (en) * 2000-03-20 2007-09-26 Agere Systems Guardian Corporation Multi-chip ball grid array ic packages
EP1137067A2 (en) * 2000-03-20 2001-09-26 Agere Systems Guardian Corporation Multi-chip ball grid array ic packages
US6633078B2 (en) 2000-03-21 2003-10-14 Mitsubishi Denki Kabushiki Kaisha Semiconductor device, method for manufacturing an electronic equipment, electronic equipment and portable information terminal
US6905911B2 (en) 2000-03-21 2005-06-14 Mitsubishi Denki Kabushiki Kaisha Semiconductor device, method for manufacturing an electronic equipment, electronic equipment, and portable information terminal
USRE44438E1 (en) 2001-02-27 2013-08-13 Stats Chippac, Ltd. Semiconductor device and method of dissipating heat from thin package-on-package mounted to substrate
US8941235B2 (en) 2001-02-27 2015-01-27 Stats Chippac, Ltd. Semiconductor device and method of dissipating heat from thin package-on-package mounted to substrate
JP2009038391A (ja) * 2001-02-27 2009-02-19 Chippac Inc 超薄型高速フリップチップパッケージ
JP2006019433A (ja) * 2004-06-30 2006-01-19 Nec Electronics Corp 半導体装置およびその製造方法
US10672750B2 (en) 2004-06-30 2020-06-02 Renesas Electronics Corporation Semiconductor device
US8541874B2 (en) 2004-06-30 2013-09-24 Renesas Electronics Corporation Semiconductor device
US8890305B2 (en) 2004-06-30 2014-11-18 Renesas Electronics Corporation Semiconductor device
US7795721B2 (en) 2004-06-30 2010-09-14 Nec Electronics Corporation Semiconductor device and method for manufacturing the same
US9324699B2 (en) 2004-06-30 2016-04-26 Renesas Electonics Corporation Semiconductor device
US8193033B2 (en) 2004-06-30 2012-06-05 Renesas Electronics Corporation Semiconductor device having a sealing resin and method of manufacturing the same
US8207605B2 (en) 2004-06-30 2012-06-26 Renesas Electronics Corporation Semiconductor device having a sealing resin and method of manufacturing the same
US8143108B2 (en) 2004-10-07 2012-03-27 Stats Chippac, Ltd. Semiconductor device and method of dissipating heat from thin package-on-package mounted to substrate
JP2006190746A (ja) * 2005-01-05 2006-07-20 Seiko Epson Corp 半導体装置及びその製造方法
WO2006090827A1 (ja) * 2005-02-25 2006-08-31 Kyocera Corporation 電子装置及びその製造方法
JP4922155B2 (ja) * 2005-02-25 2012-04-25 京セラ株式会社 電子装置及びその製造方法
JPWO2006090827A1 (ja) * 2005-02-25 2008-08-07 京セラ株式会社 電子装置及びその製造方法
JP2006310649A (ja) * 2005-04-28 2006-11-09 Sharp Corp 半導体装置パッケージおよびその製造方法、ならびに半導体装置パッケージ用一括回路基板
JP2009088226A (ja) * 2007-09-28 2009-04-23 Seiko Epson Corp デバイス、デバイスの製造方法及び電子機器
WO2009057259A1 (ja) * 2007-11-01 2009-05-07 Panasonic Corporation 電子部品実装構造体およびその製造方法
US8345444B2 (en) 2007-11-01 2013-01-01 Panasonic Corporation Structure with electronic component mounted therein and method for manufacturing such structure
JP5093244B2 (ja) * 2007-11-01 2012-12-12 パナソニック株式会社 電子部品実装構造体およびその製造方法
JP2013069942A (ja) * 2011-09-24 2013-04-18 Denso Corp 半導体装置及びその製造方法
JP2019068043A (ja) * 2017-09-29 2019-04-25 インテル・コーポレーション マイクロ電子パッケージ構造におけるはんだ接合の信頼性のための基板アーキテクチャ

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US6229215B1 (en) 2001-05-08
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