JPH11317526A - 半導体集積回路装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 ＳＯＩ基板を用いる半導体集積回路装置にお
いて、その半導体層と支持基板との間にリーク電流が流
れるのを防止する。 【解決手段】 ＳＯＩ基板１Ａで構成される半導体チッ
プ１の主面外周に沿って半導体チップ１の内側を取り囲
むように深い分離部４Ａ1 （４Ａ）を設け、半導体層と
支持基板とを完全に電気的に分離した。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路装
置およびその製造技術に関し、特に、埋込絶縁層上に素
子形成用の半導体層を設けて成るＳＯＩ（Silicon On I
nsulator）基板を用いた半導体集積回路装置に適用して
有効な技術に関するものである。

【０００２】

【従来の技術】ＳＯＩ基板を用いた半導体集積回路装置
については、例えば(1).Yo-Hwan Koh,Jin-Hyeok Choi,M
yung-Hee Nam,and Ji-Woon Yang,“Body-Contacted SOI
MOSFET Structure with Fully Bulk CMOS Compatible
Layout and Process, ”IEEE Trans. Electron Device
s,Vol.18,NO.3,pp.102-104,MARCH 1997.,(2).W.Chen,Y.
Taur,D.Sadan a,K.A.J.SUN,and S.Cohen, Suppression
of the SOI Floating-body Effects by Linked-body De
vice Structure,1996 Symposium on VLSI Technology D
igest of Technical Papers.pp.92,1996.に記載があ
る。

【０００３】これらの文献には、いずれもＳＯＩ基板に
形成されたＭＯＳ・ＦＥＴの基板浮遊効果を低減させる
方法について記載があり、分離部の下に半導体層を残
し、この半導体層を通じてゲート電極下のウエルに所定
電位を給電することによりウエルの電位を安定化させ基
板浮遊効果を低減させる技術が開示されている。

【０００４】

【発明が解決しようとする課題】ところが、ＳＯＩ基板
において分離部の底面と埋込絶縁層との間に薄い半導体
層を残す技術においては、以下の課題があることを本発
明者は見出した。

【０００５】第１に、上記構造のＳＯＩ基板を用い、か
つ、支持基板にバックゲートを形成する場合において
は、半導体チップの側面に付着した水分や汚れ等に起因
して半導体層に形成されたウエルと支持基板に形成され
たバックゲートとの間にリーク電流が流れてしまう問題
がある。

【０００６】ＳＯＩ基板を用いた半導体集積回路装置に
おいては、埋込絶縁層下の支持基板にバックゲートを設
ける場合がある。このバックゲートの目的は、しきい電
圧（Ｖｔｈ）の調整、基板浮遊効果の低減および素子分
離等である。理想的には、素子形成用の半導体層と、支
持基板とは、埋込絶縁層によって電気的に分離されてい
る。しかし、現実には、半導体チップの側面に付着した
水分や汚染等により、半導体層とバックゲートとの間に
リーク電流が流れる。通常のＳＯＩ基板構造では、分離
部を構成するフィールド絶縁膜やトレンチアイソレーシ
ョン等が埋込絶縁層まで達しているので、半導体チップ
内で素子間が完全に電気的に分離されており、上記した
半導体チップの側面でのリーク電流は問題にならない。
しかし、分離部の下に半導体層を残すＳＯＩ基板構造の
場合には、半導体チップの側面に半導体層が露出するよ
うになるので、その側面に水分や汚れが付着している
と、その付着物を通じて半導体層に形成したウエルと支
持基板のバックゲートとが導通し、それらの間にリーク
電流が流れてしまう。このため、ウエルの電位がバック
ゲートの電位に引きずられ、埋込絶縁層に所望の電圧が
印加されず、バックゲートの効果が無くなったり、リー
ク電流により消費電力が増大したりする等の問題が発生
する。

【０００７】第２に、接合容量や配線容量が増大する問
題がある。すなわち、分離部の下に半導体層を残す構造
の場合は、その半導体層においてｐ型のウエルとｎ型の
ウエルとが完全に分離されず接触しｐｎ接合が形成され
ているので、その接合容量が増大する。また、分離部の
下に半導体層が残っているので、その分離部の上層に形
成される配線の容量も増大する。

【０００８】第３に、素子の信頼性が低下する問題があ
る。すなわち、分離部の下に半導体層を残す構造の場合
は、その半導体層においてｐ型のウエルとｎ型のウエル
とが接触するのでラッチアップが生じる可能性が高くな
る。また、この構造を構成する場合に、半導体チップ内
には駆動電圧が異なる素子を配置する場合があることに
ついて充分な考慮がなされていないので、駆動電圧が異
なる素子が形成される半導体層の領域同士が接触し、そ
の部分を通じて駆動電圧の高い回路から低い回路に悪影
響を及ぼす問題がある。

【０００９】第４に、フォトリソグラフィ工程や検査工
程等でのマークの検出が困難となる問題がある。半導体
集積回路装置の製造工程においては、ＳＯＩ基板側に設
けられたマークを検出することでパターン間の位置合わ
せを行ったり、検査を行ったり、あるいはＣＭＰ（Chem
ical Mechanical Polishing ）工程やドライエッチ工程
でのナノスペックの絶縁膜の膜厚を測定したりしてい
る。ところで、上記した分離部の下に半導体層を残す構
造の場合は、マークの下にも半導体層が残るようになる
が、マーク検出は、いずれの場合も光を用いているの
で、マーク（分離部）の下に半導体層が残っていると、
その半導体層と埋込絶縁膜との界面、その半導体層と分
離部との界面からの反射光がマーク検出に悪影響を与え
るため、正確なマーク検出や測定が困難となるのであ
る。

【００１０】そこで、本発明の目的は、分離部の下に半
導体層を残すＳＯＩ基板を用いる半導体集積回路装置に
おいて、その半導体層と支持基板との間にリーク電流が
流れるのを防止することのできる技術を提供することに
ある。

【００１１】また、本発明の目的は、分離部の下に半導
体層を残すＳＯＩ基板を用いる半導体集積回路装置にお
いて、不必要な容量を低減することのできる技術を提供
することにある。

【００１２】また、本発明の目的は、分離部の下に半導
体層を残すＳＯＩ基板を用いる半導体集積回路装置にお
いて、信頼性を向上させることのできる技術を提供する
ことにある。

【００１３】さらに、本発明の目的は、分離部の下に半
導体層を残すＳＯＩ基板を用いる半導体集積回路装置に
おいて、マークの検出精度を向上させることのできる技
術を提供することにある。

【００１４】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【００１５】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。

【００１６】すなわち、本発明の半導体集積回路装置
は、支持基板上に絶縁層を介して半導体層を設けて成る
ＳＯＩ基板を用いて構成された半導体チップを有する半
導体集積回路装置であって、前記ＳＯＩ基板に、前記半
導体層の主面からその途中の深さ位置まで達する浅い分
離部を設け、かつ、前記半導体層の主面から前記絶縁層
に達する深い分離部を選択的な平面位置に設けたもので
ある。

【００１７】本発明の半導体集積回路装置は、支持基板
上に絶縁層を介して半導体層を設けて成るＳＯＩ基板で
構成される半導体チップを有する半導体集積回路装置で
あって、前記半導体層に、その主面から前記半導体層の
途中深さ位置まで達する相対的に浅い分離部と、前記半
導体層の主面から絶縁層に達する相対的に深い分離部と
を設け、前記深い分離部を、前記半導体チップの外周に
沿って延在形成したものである。

【００１８】また、本発明の半導体集積回路装置は、支
持基板上に絶縁層を介して半導体層を設けて成るＳＯＩ
基板で構成される半導体チップを有する半導体集積回路
装置であって、前記半導体層に、その主面から前記半導
体層の途中深さ位置まで達する相対的に浅い分離部と、
前記半導体層の主面から絶縁層に達する相対的に深い分
離部とを設け、前記深い分離部を、駆動電圧が異なる回
路領域が互いに電気的に分離されるように設けたもので
ある。

【００１９】また、本発明の半導体集積回路装置は、支
持基板上に絶縁層を介して半導体層を設けて成るＳＯＩ
基板で構成される半導体チップを有する半導体集積回路
装置であって、前記半導体層に、その主面から前記半導
体層の途中深さ位置まで達する相対的に浅い分離部と、
前記半導体層の主面から絶縁層に達する相対的に深い分
離部とを設け、前記深い分離部を、前記半導体層に形成
された導電型の異なる半導体領域が互いに電気的に分離
されるように設けたこものである。

【００２０】また、本発明の半導体集積回路装置は、支
持基板上に絶縁層を介して半導体層を設けて成るＳＯＩ
基板で構成される半導体チップを有する半導体集積回路
装置であって、前記半導体層に、その主面から前記半導
体層の途中深さ位置まで達する相対的に浅い分離部と、
前記半導体層の主面から絶縁層に達する相対的に深い分
離部とを設け、前記深い分離部を、前記半導体層に集積
回路素子が形成されない配線領域を覆うように設けたも
のである。

【００２１】さらに、本発明の半導体集積回路装置は、
支持基板上に絶縁層を介して半導体層を設けて成るＳＯ
Ｉ基板で構成される半導体チップを有する半導体集積回
路装置であって、前記半導体層に、その主面から前記半
導体層の途中深さ位置まで達する相対的に浅い分離部
と、前記半導体層の主面から絶縁層に達する相対的に深
い分離部とを設け、前記深い分離部によりマークを形成
したものである。

【００２２】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する（なお、実施の形態を説明す
るための全図において同一機能を有するものは同一の符
号を付し、その繰り返しの説明は省略する）。

【００２３】（実施の形態１）図１は本発明の一実施の
形態である半導体集積回路装置を構成する半導体チップ
の全体平面図、図２は図１のＡ−Ａ線の断面図、図３は
図１のＢ−Ｂ線の断面図、図４は図１のＣ−Ｃ線の断面
図、図５は本実施の形態の変形例であって半導体集積回
路装置を構成する半導体チップの全体平面図、図６は図
５のＡ−Ａ線の断面図、図７〜図１４は図１または図５
の半導体集積回路装置の製造工程中における要部断面図
である。なお、図１〜図６においては図面を見易くする
ためゲート電極よりも上層の配線層の無い状態を示して
いる。

【００２４】本実施の形態１においては、本発明を、例
えばＣＭＯＳ（Complimentary Metal Oxide Semiconduc
tor ）ロジック回路に適用した場合について説明する。
図１〜図４に示すように、例えば平面四角形状に形成さ
れた半導体チップ１の主面には、入出力回路の形成領域
Ｉ／Ｏ（図１の右側上部）、ロジック回路の形成領域Ｌ
Ｇ（図１の左側略半分）、配線領域Ｌ（図１の右側下
部）およびマークＭ（図１の右側最下部）が配置されて
いる。

【００２５】入出力回路の形成領域Ｉ／Ｏは、入力回
路、出力回路または入出力双方向回路等のような入出力
回路が配置される領域であり、ここには、その回路を構
成するｎチャネル形のＭＯＳ・ＦＥＴ（Metal Oxide Se
miconductor Field Effect Transistor ；以下、ｎＭＯ
Ｓと略す）Ｑｎ1 およびｐチャネル形のＭＯＳ・ＦＥＴ
（以下、ｐＭＯＳと略す）Ｑｐ1 が配置されている。ま
た、ロジック回路の形成領域ＬＧは、所定のロジック回
路が配置される領域であり、ここには、その回路を構成
する複数のｎＭＯＳＱｎ2 およびｐＭＯＳＱｐ2 が形成
されている。なお、入出力回路の駆動電圧は、例えば５
Ｖ程度であり、ロジック回路の駆動電圧は、入出力回路
の駆動電圧よりも低く、例えば１. ５〜３. ３Ｖ程度で
ある。

【００２６】配線領域Ｌは、半導体チップ１内の素子間
を電気的に接続する配線が配置される領域であり、ここ
には、素子自体は配置されていない。また、マークＭ
は、ここに照射した光の反射光を検出することで、素子
および配線の形成時にパターンの位置合わせを行った
り、検査を行ったり、あるいはＣＭＰ（Chemical Mecha
nical Polishing ）工程やドライエッチ工程でのナノス
ペックの絶縁膜の膜厚を測定したりするものである。マ
ークＭの平面形状は、例えば十字状に形成されている。
ただし、マークＭの平面形状は、これに限定されるもの
ではなく種々変更可能であり、例えばＩ字状、Ｌ字状、
枠状、四角形状または複数の平行な棒状パターンの一群
等でも良い。なお、図１では図面を見易くするためマー
クＭが比較的大きく描かれているが、実際の寸法は、フ
ォトリソグラフィ工程時の位置合わせ用で、例えば１０
μｍ×１０μｍ程度、ＣＭＰ工程時の測定用で、例えば
５０μｍ×５０μｍ程度である。

【００２７】この半導体チップ１の素子形成基板を構成
するＳＯＩ基板１Ａは、支持基板１Ａ1 上に埋込絶縁層
１Ａ2 を介して素子形成用の薄い半導体層１Ａ3 が設け
られて構成されている。支持基板１Ａ1 は、例えばｎ^-
形のシリコン単結晶からなり、主としてＳＯＩ基板１Ａ
の機械的な強度を確保するための機能を有している。こ
の支持基板１Ａ1 において、ｎＭＯＳＱｎ1,Ｑｎ2 の形
成領域下で、かつ、埋込絶縁層１Ａ2 に接する側の部分
には、バックゲート形成用のｐ形の半導体領域２ｂｇ1,
２ｂｇ2 が形成されている。この半導体領域２ｂｇ1,２
ｂｇ2 は、例えばホウ素が導入されてなり、ｎＭＯＳＱ
ｎ1,Ｑｎ2 のしきい電圧（Ｖｔｈ）の調整、基板浮遊効
果の低減および素子分離等の機能を有している。この半
導体領域２ｂｇ1,２ｂｇ2 には、ＳＯＩ基板１Ａの主面
側から電位が供給される構造となっている。すなわち、
半導体領域２ｂｇ1,２ｂｇ2 は、ＳＯＩ基板１Ａの主面
上層に形成された配線と電気的に接続されており、その
配線を通じて所定の電位の電圧が印加されるようになっ
ている。この半導体領域２ｂｇ1,２ｂｇ2 に印加される
電圧は、０（零）Ｖ以下の負電圧、例えば−５Ｖ程度で
あり、ｎＭＯＳＱｎ1,Ｑｎ2 のＶｔｈを正方向（Ｖｔｈ
を上昇させる方向、以下同様）にシフトさせる作用を有
している。一方、支持基板１Ａ1 は、ｐＭＯＳＱｐ1,Ｑ
ｐ2 のバックゲートとしての機能も有している。すなわ
ち、支持基板１Ａ1 には、ＳＯＩ基板１の主面または裏
面から所定の電位が供給される。この電位は、半導体領
域２ｂｇ1,２ｂｇ2 に印加される電位よりも高い正電
位、例えば５Ｖ程度が印加され、ｐＭＯＳＱｐ1,Ｑｐ2
のＶｔｈを正方向（実際には負方向であるが、Ｖｔｈを
上昇させる方向において正方向である）にシフトする作
用を有している。

【００２８】埋込絶縁層１Ａ2 は、例えば厚さ0.１μｍ
程度のシリコン酸化膜等からなり、支持基板１Ａ1 と半
導体層１Ａ3 とを電気的に分離するようにその双方の間
に挟まれている。なお、上記したバックゲート用の半導
体領域２ｂｇ1,２ｂｇ2 と配線との接続領域において
は、双方が互いに電気的に接続されるように、埋込絶縁
層１Ａ2 が部分的に除去されている。

【００２９】素子形成用の半導体層１Ａ3 は、例えば厚
さ0.２μｍ程度のｐ形のシリコン単結晶等からなり、そ
のｎＭＯＳＱｎ1,Ｑｎ2 の形成領域にはｐウエル３ｐｗ
1,３ｐｗ2 が形成され、そのｐＭＯＳＱｐ1,Ｑｐ2 の形
成領域にはｎウエル３ｎｗ1,３ｎｗ2 が形成されてい
る。この半導体層１Ａ3 およびｐウエル３ｐｗ1,３ｐｗ
2 には、例えばホウ素が導入され、ｎウエル３ｎｗ1,３
ｎｗ2 には、例えばリンまたはヒ素が導入されている。

【００３０】ところで、本実施の形態１においては、こ
のＳＯＩ基板１Ａの半導体層１Ａ3に深い分離部４Ａと
浅い分離部４Ｂとの２種類の分離部が形成されている。
なお、図１においては、図面を見易くするために深い分
離部４Ａに網掛けのハッチングを付け、浅い分離部４Ｂ
にはハッチングを付けていない。

【００３１】深い分離部４Ａは、半導体層１Ａ3 の主面
から埋込絶縁層１Ａ2 の上面に達するように形成された
溝内に、例えばシリコン酸化膜等のような分離用絶縁膜
が埋め込まれて形成されている。そして、本実施の形態
１においては、この深い分離部４Ａ（４Ａ1 〜４Ａ5 ）
が、半導体層１Ａ3 の主面における以下の平面位置等に
分離部またはその他の機能部として選択的に形成されて
いる。

【００３２】その第１は、深い分離部４Ａ1 が半導体チ
ップ１の外周に沿って半導体チップ１の内側を取り囲む
ように形成されている。これにより、素子形成用の半導
体層１Ａ3 とバックゲート用の半導体領域２ｂｇ1,２ｂ
ｇ2 との間を完全に電気的に分離できるので、半導体層
１Ａ3 のウエルとバックゲート用の半導体領域２ｂｇ1,
２ｂｇ2 とが半導体チップ１または半導体集積回路装置
の製造工程（検査工程）中における半導体ウエハの側面
に付着した水分や汚染物等を通じて導通してしまうのを
防止することが可能となっている。なお、この深い分離
部４Ａ1 の平面パターンは、半導体チップ１の外周辺か
ら半導体チップ１の中心方向に延びる比較的幅広のパタ
ーンで形成されている。

【００３３】第２は、深い分離部４Ａ2 が駆動電圧の高
い入出力回路の形成領域Ｉ／Ｏを取り囲むように形成さ
れている。これにより、駆動電圧が相対的に高い入出力
回路と駆動電圧が相対的に低いロジック回路との間を半
導体層１Ａ3 において完全に電気的に分離できるので、
駆動電圧が相対的に高い回路領域から相対的に低い回路
領域に半導体層１Ａ3 を通じて電気的な悪影響が及ぼさ
れるのを防止することが可能となっている。

【００３４】第３は、深い分離部４Ａ3 がｐウエル３ｐ
ｗ1,３ｐｗ2 とｎウエル３ｎｗ1,３ｎｗ2 との境界領域
に形成されている。これにより、ｐウエル３ｐｗ1,３ｐ
ｗ2とｎウエル３ｎｗ1,３ｎｗ2 とを完全に電気的に分
離できるので、ウエルによるｐｎ接合が形成されるのを
防止でき、接合容量を低減することが可能となってい
る。また、ｐウエル３ｐｗ1,３ｐｗ2 とｎウエル３ｎｗ
1,３ｎｗ2 とを完全に電気的に分離できるので、ラッチ
アップを防止することが可能となっている。

【００３５】第４は、深い分離領域４Ａ4 が配線領域Ｌ
に形成されている。すなわち、素子が形成されない配線
領域Ｌに深い分離領域４Ａ4 を形成することにより、Ｓ
ＯＩ基板１Ａの主面上に形成される配線に寄生する配線
容量を低減することが可能となっている。なお、深い分
離領域４Ａ4 は、例えば平面長方形状に形成されてい
る。

【００３６】さらに、第５は、マークＭが深い分離領域
４Ａ5 により形成されている。これにより、シリコン−
シリコン酸化膜界面を少なくすることができ、光を用い
た検査および測定等で邪魔になるシリコン−シリコン酸
化膜からの反射光を少なくすることができるので、その
検査および測定時におけるマークＭの検出精度を向上さ
せることが可能となっている。

【００３７】一方、浅い分離部４Ｂは、半導体層１Ａ3
の主面から半導体層１Ａ3 の途中の深さ位置まで達する
溝内に、例えばシリコン酸化膜等のような分離用絶縁膜
が埋め込まれて形成されている。すなわち、浅い分離部
４Ｂの下には、半導体層１Ａ3 が残されている。これに
より、ウエル電位を安定供給することができ、基板浮遊
効果を低減することが可能となっている。ｎウエル３ｎ
ｗ1,３ｎｗ2 への電位の供給は、浅い分離部４Ｂに開口
された接続孔５ａ1,５ａ2 を通じてＳＯＩ基板１Ａの主
面側から行われ、ｐウエル３ｐｗ1,３ｐｗ2 への電位の
供給は、浅い分離部４Ｂに開口された接続孔５ｂ1,５ｂ
2 を通じてＳＯＩ基板１Ａの主面側から行われるように
なっている。なお、ウエル電位供給用の接続孔５ａ1,５
ａ2,５ｂ1,５ｂ2 は、いずれも１つか示されていない
が、個々のウエル毎に複数個設けても良い。また、接続
孔５ａ1,５ａ2,５ｂ1,５ｂ2 の面積を大きくしても良
い。これらにより、放熱作用を向上させることが可能と
なる。

【００３８】このような深い分離部４Ａと浅い分離部４
Ｂに囲まれた素子形成領域に、上記したｎＭＯＳＱｎ1,
Ｑｎ2 およびｐＭＯＳＱｐ1,Ｑｐ2 が形成されている。
ｎＭＯＳＱｎ1,Ｑｎ2 の各々は、ｐウエル３ｐｗ1,３ｐ
ｗ2 の各々に形成された一対の半導体領域６ｎｄ, ６ｎ
ｄと、半導体層１Ａ3 の主面上に形成されたゲート絶縁
膜７ｉと、その各々の上に形成されたゲート電極８ｇと
を有している。また、このｐＭＯＳＱｐ1,Ｑｐ2 の各々
は、ｎウエル３ｎｗ1,３ｎｗ2 の各々に形成された一対
の半導体領域６ｐｄ, ６ｐｄと、半導体層１Ａ3 の主面
上に形成されたゲート絶縁膜７ｉと、その各々の上に形
成されたゲート電極８ｇとを有している。

【００３９】一対の半導体領域６ｐｄ, ６ｐｄは、ｐＭ
ＯＳＱｐ1,Ｑｐ2 のソース・ドレイン領域を形成するた
めの領域であり、チャネル領域を挟んで互いに離間して
形成されている。この一対の半導体領域６ｐｄ, ６ｐｄ
は、例えばホウ素が導入されてｐ型に設定されている。
また、一対の半導体領域６ｎｄ, ６ｎｄは、ｎＭＯＳＱ
ｎ1,Ｑｎ2 のソース・ドレイン領域を形成するための領
域であり、チャネル領域を挟んで互いに離間して形成さ
れている。この一対の半導体領域６ｎｄ, ６ｎｄは、例
えばリンまたはヒ素が導入されてｎ型に設定されてい
る。このｎＭＯＳＱｎ1,Ｑｎ2 およびｐＭＯＳＱｐ1,Ｑ
ｐ2 のチャネル領域は、ゲート電極８ｇにＶｔｈと実質
的に等しいゲート電圧が印加された時に、全て空乏化さ
れる。このチャネル領域が全て空乏化されると、フロー
ティング領域が存在しなくなくので、経時的な正孔の蓄
積が無くなる。これにより、ＭＯＳ・ＦＥＴのＫＩＮＫ
特性の発生率を低減でき、Ｖｔｈの変動を抑制できる。

【００４０】なお、各半導体領域６ｐｄ, ６ｎｄを、導
電型を決定する不純物濃度が相対的に高い高濃度領域
と、チャネル領域に隣接して形成され、導電型を決定す
る不純物濃度が相対的に低いホットキャリア抑制用の低
濃度領域とを有する構造としても良い。また、その低濃
度領域においてチャネル領域側の底部角近傍にソース・
ドレイン間のパンチスルーを抑制するためのポケット領
域を設ける構造としても良い。このポケット領域は、半
導体領域６ｐｄ, ６ｎｄの導電型とは反対の導電型に設
定される。

【００４１】ゲート絶縁膜７ｉは、例えば厚さ８ｎｍ程
度のシリコン酸化膜等からなる。なお、入出力回路を構
成するｎＭＯＳＱｎ1 およびｐＭＯＳＱｐ1 のゲート絶
縁膜７ｉの厚さを、ロジック回路を構成するｎＭＯＳＱ
ｎ2 およびｐＭＯＳＱｐ2 のゲート絶縁膜７ｉの厚さよ
りも厚くしても良い。これにより、駆動電圧の高い入出
力回路側ではゲート絶縁膜７ｉの耐圧を確保でき、駆動
電圧の低いロジック側では動作速度の向上を図ることが
できる。また、ゲート絶縁膜７ｉを酸窒化膜（ＳｉＯ
Ｎ）で形成しても良い。これにより、ゲート絶縁膜７ｉ
中における界面準位の発生を抑制でき、また、ゲート絶
縁膜７ｉ中の電子トラップを低減できるので、ゲート絶
縁膜７ｉにおけるホットキャリア耐性を向上させること
が可能となる。したがって、ゲート絶縁膜７ｉの信頼性
を向上させることが可能となる。

【００４２】このようなゲート絶縁膜７ｉの酸窒化方法
としては、例えばゲート絶縁膜７ｉを酸化処理によって
成膜する際にＮＨ₃ ガス雰囲気やＮＯ₂ ガス雰囲気中に
おいて高温熱処理を施す方法、シリコン酸化膜等からな
るゲート絶縁膜７ｉを形成した後、その上面に窒化膜を
形成する方法、半導体層１Ａ3 の主面に窒素をイオン注
入した後にゲート絶縁膜７ｉの形成のための酸化処理を
施す方法またはゲート電極形成用のポリシリコン膜に窒
素をイオン注入した後、熱処理を施して窒素をゲート絶
縁膜７ｉに析出させる方法等がある。

【００４３】また、ゲート電極８ｇは、例えばリンが導
入されてｎ型に設定された低抵抗ポリシリコンの単体膜
からなる。ただし、ゲート電極８ｇの構造は、これに限
定されるものではなく種々変更可能であり、例えば低抵
抗ポリシリコン上にタングステンシリサイド等のような
シリサイド層を設けた、いわゆるポリサイド構造として
も良いし、また、例えば低抵抗ポリシリコン上に窒化チ
タンや窒化タングステン等のバリア金属膜を介してタン
グステン等のような金属膜を設けた、いわゆるポリメタ
ル構造としても良い。ポリメタル構造を採用した場合に
はゲート電極８ｇの電気抵抗を大幅に下げることができ
る。この構造は、特にゲート電極８ｇのゲート幅が長い
場合に有効である。

【００４４】なお、ゲート電極８ｇの側面に、例えばシ
リコン酸化膜、シリコン窒化膜またはそれらの複合膜等
からなるサイドウォールを形成しても良い。このサイド
ウォールは、通常、上記した高濃度領域を形成する場合
に不純物イオン注入のマスクとして用いることで上記し
た低濃度領域を自己整合的に形成するように機能する
が、このサイドウォールをシリコン窒化膜で形成した場
合には、層間絶縁膜に半導体領域６ｐｄ, ６ｎｄが露出
するような接続孔を穿孔する際にそのサイドウォールを
エッチングストッパとして機能させてることができる。
これにより、当該接続孔を自己整合的に位置合わせ良く
形成することができるので、素子のレイアウト面積の微
細化、信頼性の向上および特性の向上を実現できる。

【００４５】このようなＳＯＩ基板１の主面上には、複
数の配線層が層間絶縁膜を挟んで設けられている。各配
線層には、素子間を電気的に接続するための配線がパタ
ーン形成されている。この配線は、例えばアルミニウ
ム、アルミニウム−シリコン−銅合金またはタングステ
ン等のような金属からなる。なお、この配線を埋込配線
で形成しても良い。すなわち、配線形成に際して、いわ
ゆるダマシン（Damascene ）法やデュアルダマシン（Du
al-Damascene）を採用しても良い。ダマシン法は、層間
絶縁膜に配線形成用の溝を形成した後、ＳＯＩ基板１Ａ
の主面全面に配線形成用の導体膜を堆積し、さらに、そ
の溝以外の領域の導体膜をＣＭＰ等によって除去するこ
とにより、配線形成用の溝内に埋込配線を形成する方法
である。また、デュアルダマシン法は、ダマシン法の応
用であり、層間絶縁膜に配線形成用の溝および下層配線
との接続を行う接続孔を形成した後、ＳＯＩ基板１Ａの
主面全面に配線形成用の導体膜を堆積し、さらに、その
溝以外の領域の導体膜をＣＭＰによって除去することに
より、配線形成用の溝内に埋め込み配線を形成し、か
つ、接続孔内にプラグを形成する方法である。これらの
埋込配線は、例えば銅系の導体材料（銅または銅合金）
からなる。なお、銅原子の拡散等を防止する観点から銅
系の導体材料の周囲を、例えばチタン系のバリア金属膜
で取り囲むようにしても良い。

【００４６】ところで、図１等においては深い分離部４
Ａ1 が比較的幅広のパターンで形成されていたが、図５
および図６に示すように、深い分離部４Ａ1 を幅の狭い
パターンで形成しても良い。この場合も上記したのと同
じ効果が得られる。それ以外は上述と同じなので説明を
省略する。

【００４７】次に、本実施の形態１の半導体集積回路装
置の製造方法を図７〜図１４により説明する。

【００４８】まず、図７に示すように、ＳＯＩ基板１Ａ
（この段階ではＳＯＩウエハ）を用意する。支持基板１
Ａ1 は、例えばｎ型に設定され、半導体層１Ａ3 は、例
えばｐ型に設定されている。この半導体層１Ａ3 のホウ
素濃度は、例えば４×１０¹⁵ｃｍ³ 程度である。ＳＯＩ
基板１Ａは、貼り合わせ技術またはＳＩＭＯＸ技術で製
造されている。貼り合わせ技術は、酸化されていない半
導体ウエハと酸化された半導体ウエハとを貼り合わせた
状態で熱処理を施し双方のウエハの接合強度を向上させ
た後、一方の半導体ウエハの主面を削り半導体層１Ａ3
を形成してＳＯＩ基板を製造する技術である。この場合
において半導体ウエハを削る方法としては、例えばプラ
ズマエッチング処理のみで削る方法または機械的研磨処
理後にプラズマエッチング処理を行う方法等がある。Ｓ
ＩＭＯＸ技術は、半導体ウエハの主面から酸素イオンを
所定のドーズ量で所定の深さ位置にイオン打ち込みした
後、熱処理を施すことにより酸素イオンを打ち込んだ位
置に所定厚さの埋込絶縁層１Ａ2 を形成し、かつ、その
上層に半導体層１Ａ3 を形成する技術である。

【００４９】続いて、図８に示すように、ＳＯＩ基板１
Ａの半導体層１Ａ3 の主面上に、例えばシリコン窒化膜
からなる絶縁膜をＣＶＤ法等により堆積した後、これを
フォトリソグラフィ技術およびエッチング技術によって
パターニングすることにより、活性領域を覆う絶縁膜９
のパターンを形成する。その後、半導体層１Ａ3 上に活
性領域（絶縁膜９）および浅い分離部の形成領域を覆う
ようなフォトレジストパターン１０をパターニングす
る。

【００５０】次いで、このフォトレジストパターン１０
をマスクとしてドライエッチング処理を施すことによ
り、フォトレジストパターン１０から露出する半導体層
１Ａ3を図９に示すように途中の深さ位置まで除去す
る。この際の除去厚さは、例えば0.１５μｍ程度であ
る。

【００５１】続いて、フォトレジストパターン１０（図
８参照）を除去した後、絶縁膜９をマスクとしてドライ
エッチング処理を施すことにより、絶縁膜９から露出す
る半導体層１Ａ3 を図１０に示すように除去する。この
際の除去厚さは、例えば0.１５μｍ程度である。これに
より、深い分離部の形成領域では埋込絶縁層１Ａ2 の上
面を露出させることができ、かつ、浅い分離部の形成領
域では半導体層１Ａ3を残すことができる。

【００５２】その後、絶縁膜９を熱リン酸等によりエッ
チング除去した後、ＳＯＩ基板１Ａの主面（半導体層１
Ａ3 が形成されている面側）上、例えばシリコン酸化膜
等からなる絶縁膜をＣＶＤ法等によって形成した後、そ
の絶縁膜が分離領域のみに残るようにＣＭＰ法等によっ
て削ることにより、図１１に示すように、深い分離部４
Ａと浅い分離部４Ｂとを形成する。

【００５３】次いで、ＳＯＩ基板１Ａの主面上に、ｐウ
エル形成領域を覆い、かつ、ｎウエル形成領域が露出さ
れるようなフォトレジストパターンを形成した後、これ
をイオン打ち込みマスクとして半導体層１Ａ3 に、例え
ばリンを加速エネルギー１５０ｋｅＶ程度、ドーズ量４
×１０¹²ｃｍ^-2程度で打ち込み、図１２に示すように、
ｎウエル３ｎｗ1 （３ｎｗ2 ）を形成する。

【００５４】続いて、そのフォトレジストパターンをイ
オン打ち込みマスクとして半導体層１Ａ3 に、例えばホ
ウ素を加速エネルギー１０ｋｅＶ程度、ドーズ量５×１
０¹²ｃｍ^-2程度で打ち込み、ｐＭＯＳの埋込チャネルを
形成する。

【００５５】次いで、そのフォトレジストパターンを除
去した後、今度は、ＳＯＩ基板１Ａの主面上に、ｎウエ
ル形成領域を覆い、かつ、ｐウエル形成領域が露出され
るようなフォトレジストパターンを形成する。そして、
そのフォトレジストパターンをイオン打ち込みマスクと
して半導体層１Ａ3 に、例えばホウ素を加速エネルギー
８０ｋｅＶ程度、ドーズ量４×１０¹²ｃｍ^-2程度で打ち
込み、ｐウエル３ｐｗ1 （３ｐｗ2 ）を形成する。

【００５６】続いて、そのフォトレジストパターンをイ
オン打ち込みマスクとして半導体層１Ａ3 に、例えばホ
ウ素を加速エネルギー１０ｋｅＶ程度、ドーズ量２×１
０¹²ｃｍ^-2程度で打ち込み、ｎＭＯＳのＶｔｈを調整す
る。その後、そのフォトレジストパターンをイオン打ち
込みマスクとして半導体層１Ａ3 に、例えばホウ素を加
速エネルギー１３０ｋｅＶ程度、ドーズ量１×１０¹⁴ｃ
ｍ^-2程度で打ち込み、バックゲート用の半導体領域２ｂ
ｇ1 （２ｂｇ2 ）を形成する。

【００５７】次いで、ＳＯＩ基板１Ａに対して酸化処理
を施すことにより、図１３に示すように、半導体層１Ａ
3 の主面上に、例えば厚さ８ｎｍ程度のシリコン酸化膜
等からなるゲート絶縁膜７ｉを形成する。続いて、ＳＯ
Ｉ基板１Ａの主面上に、例えばリン濃度が１×１０²⁰ｃ
ｍ³ 程度の厚さが0.３μｍ程度の低抵抗ポリシリコン膜
をＣＶＤ法等によって堆積した後、これをドライエッチ
ング法等によってパターニングすることにより、ゲート
電極８ｇを形成する。

【００５８】次いで、ＳＯＩ基板１Ａの主面上に、ｎウ
エル形成領域を覆い、かつ、ｐウエル形成領域が露出さ
れるようなフォトレジストパターンを形成した後、その
フォトレジストパターンおよびゲート電極８ｇをイオン
打ち込みマスクとして半導体層１Ａ3 に、例えばヒ素を
加速エネルギー１０ｋｅＶ程度、ドーズ量２×１０¹⁵ｃ
ｍ^-2程度で打ち込み、ｎＭＯＳＱｎ1 （Ｑｎ２）の一対
の半導体領域６ｎｄを形成する。続いて、そのフォトレ
ジストパターンをアッシングにより除去した後、ＳＯＩ
基板１Ａの主面上に、ｐウエル形成領域を覆い、かつ、
ｎウエル形成領域が露出されるようなフォトレジストパ
ターンを形成し、そのフォトレジストパターンおよびゲ
ート電極８ｇをイオン打ち込みマスクとして半導体層１
Ａ3 に、例えばホウ素を加速エネルギー１０ｋｅＶ程
度、ドーズ量２×１０¹⁵ｃｍ^-2程度で打ち込み、ｐＭＯ
ＳＱｐ1 （Ｑｐ２）の一対の半導体領域６ｐｄを形成す
る。その後、ＳＯＩ基板１Ａに対して、例えば８５０
℃、１０分程度の熱処理を施すことにより、打ち込んだ
不純物を活性化する。

【００５９】次いで、図１４に示すように、ＳＯＩ基板
１Ａの主面上に、例えば厚さ0.９μｍ程度のシリコン酸
化膜等からなる絶縁膜をＣＶＤ法等によって被着した
後、その上面をＣＭＰにより0.４μｍ程度削り平坦化す
ることにより層間絶縁膜１１を形成する。続いて、半導
体領域６ｎｄ, ６ｐｄの一部が露出するような接続孔１
２ａ、ゲート電極８ｇの一部が露出するような接続孔１
２ｂ、ｐウエル３ｐｗ1（３ｐｗ2 ）の一部が露出する
ような接続孔１２ｃ（上記接続孔５ａ1,５ａ2 に相当）
およびバックゲート用の半導体領域２ｂｇ1 （２ｂｇ
２）の一部が露出するような接続孔１２ｄをフォトリソ
グラフィ技術およびドライエッチング技術によって形成
する。その後、層間絶縁膜１１上および接続孔１２ａ〜
１２ｄ内に、例えばタングステン、アルミニウムまたは
アルミニウム−シリコン−銅合金等から成る導体膜をス
パッタリング法またはＣＶＤ法等で被着した後、その導
体膜をフォトリソグラフィ技術およびドライエッチング
技術によってパターニングすることにより第１層配線１
３を形成する。これ以降は、半導体集積回路装置の通常
の製造プロセスなので説明を省略する。

【００６０】このように本実施の形態１によれば、以下
の効果を得ることが可能となる。

【００６１】(1).半導体チップ１の外周に沿って深い分
離部４Ａ1 を形成したことにより、半導体層１Ａ3 のウ
エルとバックゲート用の半導体領域２ｂｇ1,２ｂｇ2 と
が半導体チップ１または半導体集積回路装置の製造工程
（検査工程）中における半導体ウエハ（ＳＯＩウエハ）
の側面に付着した水分や汚染物等を通じて導通してしま
うのを防止することが可能となる。

【００６２】(2).駆動電圧が高い入出力回路の形成領域
Ｉ／Ｏを取り囲むように深い分離部４Ａ2 を形成したこ
とにより、駆動電圧が相対的に高い回路領域から相対的
に低い回路領域に半導体層１Ａ3 を通じて電気的な悪影
響が及ぼされるのを防止することが可能となる。

【００６３】(3).ｐウエル３ｐｗ1,３ｐｗ2 とｎウエル
３ｎｗ1,３ｎｗ2 との境界領域に深い分離部４Ａ3 を形
成したことにより、ウエル接合容量を低減することが可
能となる。

【００６４】(4).ｐウエル３ｐｗ1,３ｐｗ2 とｎウエル
３ｎｗ1,３ｎｗ2 との境界領域に深い分離部４Ａ3 を形
成したことにより、ラッチアップを防止することが可能
となる。

【００６５】(5).配線領域Ｌに深い分離領域４Ａ4 を形
成したことにより、ＳＯＩ基板１Ａの主面上に形成され
る配線に寄生する配線容量を低減することが可能とな
る。

【００６６】(6).マークＭを深い分離領域４Ａ5 により
形成したことにより、光を用いた検査および測定等で邪
魔になるシリコン−シリコン酸化膜からの反射光を少な
くすることができるので、その検査および測定時におけ
るマークＭの検出精度を向上させることが可能となる。

【００６７】(7).上記(1) 、(2) 、(4) により、半導体
集積回路装置の信頼性を向上させることが可能となる。

【００６８】(8).上記(3) 、(4) により、半導体集積回
路の動作速度を向上させることが可能となる。

【００６９】(9).上記(6) により、検査精度および測定
精度を向上させることができるので、半導体集積回路装
置の歩留まりを向上させることが可能となる。

【００７０】（実施の形態２）図１５は本発明の他の実
施の形態である半導体集積回路装置を構成する半導体チ
ップの全体平面図、図１６は本実施の形態の変形例であ
って半導体集積回路装置を構成する半導体チップの全体
平面図である。

【００７１】本実施の形態２は、異なる導電型のウエル
間の分離を主目的とした構造を説明するものである。図
１５は、ｐウエル３ｐｗ1,３ｐｗ2 を深い分離部４Ａ6
（４Ａ）で取り囲んだ場合を示している。ｐウエル３ｐ
ｗ1,３ｐｗ2 はそれぞれ別々の深い分離部４Ａ6 で取り
囲まれている。また、図１６は、ｎウエル３ｎｗ1,３ｎ
ｗ2 を深い分離部４Ａ7 （４Ａ）で取り囲んだ場合を示
している。この場合はｎウエル３ｎｗ1,３ｎｗ2 の両方
が１つの深い分離部４Ａ7 で取り囲まれている。また、
この深い分離部４Ａ7 は配線領域Ｌの深い分離部４Ａ4
とも一体的になっている。

【００７２】このような本実施の形態２によれば、前記
実施の形態１の(3) 〜(9) の効果を得ることができる。

【００７３】（実施の形態３）図１７は本発明の他の実
施の形態である半導体集積回路装置を構成する半導体チ
ップの全体平面図である。

【００７４】本実施の形態３は、駆動電圧が相対的に高
い回路形成領域の分離を主目的とした構造を説明するも
のである。図１７に示すように、深い分離部４Ａ8 （４
Ａ）は、駆動電圧が相対的に高い入出力回路形成領域を
取り囲むように形成されている。なお、この場合も前記
実施の形態２で説明した異なる導電型のウエル間を深い
分離部で分離するようにしても良い。

【００７５】このような本実施の形態３によれば、前記
実施の形態１の(2),(7) の効果を得ることができる。

【００７６】以上、本発明者によってなされた発明を実
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態１〜３に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。

【００７７】例えば前記実施の形態１〜３においては、
半導体チップの外周に沿って深い分離部を設けた場合に
ついて説明したが、これに限定されるものではなく、例
えば半導体チップの外周に沿ってｎ形の半導体領域を設
けることで分離を行うようにしても良い。このｎ形の半
導体領域は、例えば平面的に数μｍ程度の幅を持ったパ
ターンで形成され、これを形成する不純物（例えばリン
またはヒ素）が半導体層の主面から埋込絶縁層の上面に
達するように広がって形成されている。

【００７８】また、前記実施の形態１においては、半導
体チップの外周に深い分離部を設けた場合について説明
したが、これに限定されるものではなく、例えばＳＯＩ
ウエハ（半導体ウエハ）の外周に沿って深い分離部を設
けるようにしても良い。

【００７９】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるロジッ
ク回路に適用した場合について説明したが、それに限定
されるものではなく種々適用可能であり、例えばＤＲＡ
Ｍ（Dynamic Random AccessMemory）、ＳＲＡＭ（Stati
c Random Access Memory ）またはフラッシュメモリ
（ＥＥＰＲＯＭ；Electrically Erasable Programmable
ROM）等のようなメモリ回路にも適用できるし、また、
そのメモリ回路とロジック回路とを混在するメモリ−ロ
ジック混在回路にも適用できるし、さらにアナログ回路
とデジタル回路とを混在するアナログ−デジタル混在回
路にも適用できる。

【００８０】この場合に、そのメモリ回路、メモリ−ロ
ジック混在回路およびアナログ−デジタル混在回路に前
記実施の形態１〜３で説明した構造を適用しても良い
が、これらの回路においては、深い分離部を、例えば次
のような平面位置に形成するようにしても良い。

【００８１】まず、上記メモリ回路においては、例えば
メモリセル領域と周辺回路領域との境界領域に深い分離
部を形成することで双方を半導体層において互いに電気
的に分離するようにしても良い。この場合、周辺回路領
域からメモリセル領域に半導体層を通じてノイズが伝搬
するのを防止できるので、データの読み出しおよび書き
込み動作の信頼性を向上させることが可能となる。

【００８２】また、特にフラッシュメモリ（ＥＥＰＲＯ
Ｍ）においては、例えば高電圧発生回路の形成領域を深
い分離部で取り囲み素子形成用の半導体層において他の
領域から電気的に分離する構造としても良い。この場
合、前記実施の形態３と同様の効果が得られる。

【００８３】また、上記メモリ−ロジック混在回路にお
いては、例えばメモリセル領域とロジック回路領域との
境界領域に深い分離部を形成することで双方を半導体層
において互いに電気的に分離する構造としても良い。こ
の場合、ロジック回路領域からメモリセル領域に半導体
層を通じてノイズが伝搬するのを防止できるので、デー
タの読み出しおよび書き込み動作の信頼性を向上させる
ことが可能となる。なお、この構造に上記メモリ回路だ
けの場合の構造を組み合わせても良い。

【００８４】さらに、アナログ−デジタル混在回路にお
いては、例えばデジタル回路領域とアナログ回路領域と
の境界領域に深い分離部を形成することで双方を半導体
層において互いに電気的に分離する構造としても良い。
この場合、アナログ回路領域とデジタル回路領域との相
互間に半導体層を通じてノイズが伝搬するのを防止でき
るので、アナログ回路およびデジタル回路の各々におけ
る回路動作の信頼性を向上させることが可能となる。

【００８５】なお、これらメモリ回路、メモリ−ロジッ
ク混在回路およびアナログ−デジタル混在回路の各構造
と前記実施の形態１〜３の各構造とを適宜組み合わせる
ようにしても良い。

【００８６】

【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。

【００８７】(1).本発明によれば、半導体チップの外周
に沿って深い分離部を延在形成したことにより、半導体
層と支持基板とが半導体チップまたは半導体集積回路装
置の製造工程（検査工程）中における半導体ウエハ（Ｓ
ＯＩウエハ）の側面に付着した水分や汚染物等を通じて
導通してしまうのを防止することが可能となる。

【００８８】(2).本発明によれば、駆動電圧の異なる回
路を互いに電気的に分離するように深い分離部を形成し
たことにより、駆動電圧が相対的に高い回路領域から相
対的に低い回路領域に半導体層を通じて電気的な悪影響
が及ぼされるのを防止することが可能となる。

【００８９】(3).本発明によれば、半導体層に形成され
た導電型の異なる半導体領域が互いに電気的に分離され
るように深い分離部を形成したことにより、ウエル接合
容量を低減することが可能となる。

【００９０】(4).本発明によれば、半導体層に形成され
た導電型の異なる半導体領域が互いに電気的に分離され
るように深い分離部を形成したことにより、ラッチアッ
プを防止することが可能となる。

【００９１】(5).本発明によれば、配線領域に深い分離
領域を形成したことにより、ＳＯＩ基板の主面上に形成
される配線に寄生する配線容量を低減することが可能と
なる。

【００９２】(6).本発明によれば、マークを深い分離領
域により形成したことにより、光を用いた検査および測
定等で邪魔になるシリコン−シリコン酸化膜からの反射
光を少なくすることができるので、その検査および測定
時におけるマークの検出精度を向上させることが可能と
なる。

【００９３】(7).上記(1) 、(2) 、(4) により、半導体
集積回路装置の信頼性を向上させることが可能となる。

【００９４】(8).上記(3) 、(4) により、半導体集積回
路の動作速度を向上させることが可能となる。

【００９５】(9).上記(6) により、検査精度および測定
精度を向上させることができるので、半導体集積回路装
置の歩留まりを向上させることが可能となる。

【図面の簡単な説明】

【図１】本発明の一実施の形態である半導体集積回路装
置を構成する半導体チップの全体平面図である。

【図２】図１のＡ−Ａ線の断面図である。

【図３】図１のＢ−Ｂ線の断面図である。

【図４】図１のＣ−Ｃ線の断面図である。

【図５】本実施の形態の変形例であって半導体集積回路
装置を構成する半導体チップの全体平面図である。

【図６】図５のＡ−Ａ線の断面図である。

【図７】図１または図５の半導体集積回路装置の製造工
程中における要部断面図である。

【図８】図１または図５の半導体集積回路装置の図７に
続く製造工程中における要部断面図である。

【図９】図１または図５の半導体集積回路装置の図８に
続く製造工程中における要部断面図である。

【図１０】図１または図５の半導体集積回路装置の図９
に続く製造工程中における要部断面図である。

【図１１】図１または図５の半導体集積回路装置の図１
０に続く製造工程中における要部断面図である。

【図１２】図１または図５の半導体集積回路装置の図１
１に続く製造工程中における要部断面図である。

【図１３】図１または図５の半導体集積回路装置の図１
２に続く製造工程中における要部断面図である。

【図１４】図１または図５の半導体集積回路装置の図１
３に続く製造工程中における要部断面図である。

【図１５】本発明の他の実施の形態である半導体集積回
路装置を構成する半導体チップの全体平面図である。

【図１６】本実施の形態２の変形例であって半導体集積
回路装置を構成する半導体チップの全体平面図である。

【図１７】本発明の他の実施の形態である半導体集積回
路装置を構成する半導体チップの全体平面図である。

【符号の説明】

１ 半導体チップ １Ａ ＳＯＩ基板 １Ａ1 支持基板 １Ａ2 埋込絶縁層 １Ａ3 半導体層 ２ｂｇ1,２ｂｇ2 半導体領域 ３ｎｗ1,３ｎｗ2 ｎウエル ３ｐｗ1,３ｐｗ2 ｐウエル ４Ａ 深い分離部 ４Ａ1 深い分離部 ４Ａ2 深い分離部 ４Ａ3 深い分離部 ４Ａ4 深い分離部 ４Ａ5 深い分離部 ４Ａ6 深い分離部 ４Ａ7 深い分離部 ４Ａ8 深い分離部 ４Ｂ 浅い分離部 ５ａ1,５ａ2,５ｂ1,５ｂ2 接続孔 ６ｐｄ 半導体領域 ６ｎｄ 半導体領域 ７ｉ ゲート絶縁膜 ８ｇ ゲート電極 ９ 絶縁膜 １０ フォトレジストパターン １１ 層間絶縁膜 １２ａ〜１２ｄ 接続孔 １３ 第１層配線 Ｉ／Ｏ 入出力回路の形成領域 ＬＧ ロジック回路の形成領域 Ｌ 配線領域 Ｍ マーク Ｑｎ1,Ｑｎ2 ｎチャネル形のＭＯＳ・ＦＥＴ Ｑｐ1,Ｑｐ2 ｐチャネル形のＭＯＳ・ＦＥＴ

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 ＦＩ Ｈ０１Ｌ 27/12

Claims (10)

【特許請求の範囲】
1. 【請求項１】 支持基板上に絶縁層を介して半導体層を
   設けて成るＳＯＩ基板で構成される半導体チップを有す
   る半導体集積回路装置であって、 前記半導体層に、その主面から前記半導体層の途中深さ
   位置まで達する相対的に浅い分離部と、前記半導体層の
   主面から絶縁層に達する相対的に深い分離部とを設け、
   前記深い分離部を前記半導体チップの外周に沿って延在
   形成したことを特徴とする半導体集積回路装置。
2. 【請求項２】 支持基板上に絶縁層を介して半導体層を
   設けて成るＳＯＩ基板で構成される半導体チップを有す
   る半導体集積回路装置であって、 前記半導体層に、その主面から前記半導体層の途中深さ
   位置まで達する相対的に浅い分離部と、前記半導体層の
   主面から絶縁層に達する相対的に深い分離部とを設け、
   前記深い分離部を駆動電圧の異なる回路領域が互いに電
   気的に分離されるように設けたことを特徴とする半導体
   集積回路装置。
3. 【請求項３】 支持基板上に絶縁層を介して半導体層を
   設けて成るＳＯＩ基板で構成される半導体チップを有す
   る半導体集積回路装置であって、 前記半導体層に、その主面から前記半導体層の途中深さ
   位置まで達する相対的に浅い分離部と、前記半導体層の
   主面から絶縁層に達する相対的に深い分離部とを設け、
   前記深い分離部を前記半導体層に形成された導電型の異
   なる半導体領域が互いに電気的に分離されるように設け
   たことを特徴とする半導体集積回路装置。
4. 【請求項４】 支持基板上に絶縁層を介して半導体層を
   設けて成るＳＯＩ基板で構成される半導体チップを有す
   る半導体集積回路装置であって、 前記半導体層に、その主面から前記半導体層の途中深さ
   位置まで達する相対的に浅い分離部と、前記半導体層の
   主面から絶縁層に達する相対的に深い分離部とを設け、
   前記深い分離部を前記半導体層に集積回路素子が形成さ
   れない配線領域を覆うように設けたことを特徴とする半
   導体集積回路装置。
5. 【請求項５】 支持基板上に絶縁層を介して半導体層を
   設けて成るＳＯＩ基板で構成される半導体チップを有す
   る半導体集積回路装置であって、 前記半導体層に、その主面から前記半導体層の途中深さ
   位置まで達する相対的に浅い分離部と、前記半導体層の
   主面から絶縁層に達する相対的に深い分離部とを設け、
   前記深い分離部によりマークを形成したことを特徴とす
   る半導体集積回路装置。
6. 【請求項６】 支持基板上に絶縁層を介して半導体層を
   設けて成るＳＯＩ基板で構成される半導体チップを有す
   る半導体集積回路装置であって、 前記半導体層に、その主面から前記半導体層の途中深さ
   位置まで達する相対的に浅い分離部と、前記半導体層の
   主面から絶縁層に達する相対的に深い分離部とを設け、 前記深い分離部の一つを前記半導体チップの外周に沿っ
   て延在形成し、前記深い分離部の他の一つを駆動電圧の
   異なる回路領域が互いに電気的に分離されるように設
   け、前記深い分離部の他の一つを前記半導体層に形成さ
   れた導電型の異なる半導体領域が互いに電気的に分離さ
   れるように設け、前記深い分離部のさらに他の一つを半
   導体層に集積回路素子が形成されない配線領域を覆うよ
   うに設け、かつ、前記深い分離部によりマークを形成し
   たことを特徴とする半導体集積回路装置。
7. 【請求項７】 支持基板上に絶縁層を介して半導体層を
   設けて成るＳＯＩ基板で構成される半導体チップを有す
   る半導体集積回路装置であって、 前記半導体層に、その主面から前記半導体層の途中深さ
   位置まで達する相対的に浅い分離部と、前記半導体層の
   主面から絶縁層に達する相対的に深い分離部とを設け、 前記深い分離部の一つを駆動電圧の異なる回路領域が互
   いに電気的に分離されるように設け、前記深い分離部の
   他の一つを前記半導体層に形成された導電型の異なる半
   導体領域が互いに電気的に分離されるように設けたこと
   を特徴とする半導体集積回路装置。
8. 【請求項８】 支持基板上に絶縁層を介して半導体層を
   設けて成るＳＯＩ基板を有する半導体集積回路装置の製
   造方法であって、（ａ）前記半導体層に、その主面から
   前記半導体層の途中深さ位置まで達する相対的に浅い分
   離部を形成する工程と、（ｂ）前記半導体層に、その主
   面から絶縁層に達する相対的に深い分離部とを形成する
   工程と、（ｃ）前記浅い分離部および深い分離部に囲ま
   れた素子形成領域に所定の集積回路素子を形成する工程
   とを有し、 前記深い分離部を前記半導体チップの外周に沿って延在
   形成する工程、前記深い分離部を駆動電圧の異なる回路
   領域が互いに電気的に分離されるように形成する工程、
   前記深い分離部を前記半導体層に形成された導電型の異
   なる半導体領域が互いに電気的に分離されるように形成
   する工程、前記深い分離部を前記半導体層において集積
   回路素子が形成されない配線領域を覆うように形成する
   工程または前記深い分離部によりマークを形成する工程
   の少なくともいずれか１つの工程を有することを特徴と
   する半導体集積回路装置の製造方法。
9. 【請求項９】 支持基板上に絶縁層を介して半導体層を
   設けて成るＳＯＩ基板を有する半導体集積回路装置の製
   造方法であって、（ａ）前記半導体層に、その主面から
   前記半導体層の途中深さ位置まで達する相対的に浅い分
   離部と、前記半導体層の主面から絶縁層に達する相対的
   に深い分離部とを形成する工程と、（ｂ）前記深い分離
   部によりマークを形成し、そのマークに照射された光の
   反射光を検出する工程と、（ｃ）前記浅い分離部および
   深い分離部に囲まれた素子形成領域に所定の集積回路素
   子を形成する工程とを有することを特徴とする半導体集
   積回路装置の製造方法。
10. 【請求項１０】 請求項８または９記載の半導体集積回
    路装置の製造方法において、前記所定の集積回路素子の
    形成工程に際して、前記半導体層上にゲート絶縁膜を形
    成する工程と、前記ゲート絶縁膜上にゲート電極を形成
    する工程と、前記半導体層において前記ゲート電極の両
    側にソース・ドレイン用の半導体領域を形成する工程と
    を有することを特徴とする半導体集積回路装置の製造方
    法。