JPH11249623A - 液晶表示装置の駆動方法 - Google Patents
液晶表示装置の駆動方法Info
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- JPH11249623A JPH11249623A JP5069898A JP5069898A JPH11249623A JP H11249623 A JPH11249623 A JP H11249623A JP 5069898 A JP5069898 A JP 5069898A JP 5069898 A JP5069898 A JP 5069898A JP H11249623 A JPH11249623 A JP H11249623A
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Abstract
ト電圧により、液晶表示素子の表示画面中に黒または白
の縦筋が生じるのを防止して、液晶表示素子に表示され
る表示画面の表示品質を向上させた液晶表示装置の駆動
方法を提供する。 【解決手段】 複数の映像信号線により表示データに対
応する映像信号電圧が印加される複数の画素を有する液
晶表示素子と、表示データに対応する映像信号電圧を各
映像信号線に供給する映像信号線駆動手段とを具備する
液晶表示装置であって、前記映像信号線駆動手段は、入
力映像信号を増幅して表示データに対応する映像信号電
圧を各映像信号線に出力する複数のアンプ回路を有する
液晶表示装置の駆動方法において、前記各アンプ回路か
ら、所定周期毎に、入力映像信号にオフセット電圧が加
算された映像信号電圧、あるいは、入力映像信号からオ
フセット電圧が減算された映像信号電圧を、交互に各映
像信号線に出力する。
Description
動方法に係わり、特に、多階調表示が可能な液晶表示装
置の映像信号線駆動手段(ドレインドライバ)に適用し
て有効な技術に関する。
ジスタ)を有し、この能動素子をスイッチング駆動する
アクティブマトリクス型液晶表示装置は、ノート型パソ
コン等の表示装置として広く使用されている。このアク
ティブマトリクス型液晶表示装置は、能動素子を介して
画素電極に映像信号電圧(表示データに対応する階調電
圧;以下、階調電圧と称する。)を印加するため、各画
素間のクロストークがなく、単純マトリックス形液晶表
示装置のようにクロストークを防止するための特殊な駆
動方法を用いる必要がなく、多階調表示が可能である。
このアクティブマトリクス型液晶表示装置の1つに、T
FT(Thin Film Transister)方
式の液晶表示パネル(TFT−LCD)と、液晶表示パ
ネルの上側に配置されるドレインドライバと、液晶表示
パネルの側面に配置されるゲ−トドライバおよびインタ
フェース部とを備えるTFT方式の液晶表示モジュール
が知られている。このTFT方式の液晶表示モジュール
においては、ドレインドライバ内に多階調電圧生成回路
と、この多階調電圧生成回路で生成された多階調電圧の
中から、表示データに対応する1つの階調電圧を選択す
る階調電圧選択回路と、階調電圧選択回路で選択された
1つの階調電圧が入力されるアンプ回路とを備えてい
る。この場合に、前記階調電圧選択回路には、レベルシ
フト回路を介して表示データの各ビット値が入力され
る。なお、このような技術は、例えば、特願平8−86
668号に記載されている。
晶表示モジュール等の液晶表示装置においては、64階
調表示から256階調表示へとより多階調表示が進みつ
つあり、前記多階調電圧生成回路で生成される多階調電
圧の、1階調当たりの電圧幅(即ち、隣接する階調電圧
間の電位差)が小さくなっている。一方、アンプ回路
は、アンプ回路を構成する能動素子の特性のばらつきに
より、オフセット電圧が生じるが、前記アンプ回路にオ
フセット電圧が生じると、前記アンプ回路の出力電圧に
誤差が生じ、前記アンプ回路の出力電圧は目標値(正規
の階調電圧)と異なる電圧となる。これにより、液晶表
示パネル(TFT−LCD)に表示される表示画面中
に、黒または白の縦筋が発生し、表示品質を著しく損な
わせるという問題点があった。本発明は、前記従来技術
の問題点を解決するためになされたものであり、本発明
の目的は、液晶表示装置の駆動方法において、映像信号
線駆動手段のアンプ回路のオフセット電圧により、液晶
表示素子の表示画面中に黒または白の縦筋が生じるのを
防止して、液晶表示素子に表示される表示画面の表示品
質を向上させることが可能となる技術を提供することに
ある。
書の記述及び添付図面によって明らかになるであろう。
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。
する映像信号電圧が印加される複数の画素を有する液晶
表示素子と、表示データに対応する映像信号電圧を各映
像信号線に供給する映像信号線駆動手段とを具備する液
晶表示装置であって、前記映像信号線駆動手段は、入力
される入力映像信号を増幅して表示データに対応する映
像信号電圧を各映像信号線に出力する複数のアンプ回路
を有する液晶表示装置の駆動方法において、前記各アン
プ回路から、所定周期毎に、入力映像信号にオフセット
電圧が加算された映像信号電圧、あるいは、入力映像信
号からオフセット電圧が減算された映像信号電圧を、交
互に各映像信号線に出力することを特徴とする。
毎に、入力映像信号にオフセット電圧が加算された映像
信号電圧、あるいは、入力映像信号からオフセット電圧
が減算された映像信号電圧を、交互に出力することを特
徴とする。
内でnライン毎、かつ、nフレーム毎に、入力映像信号
にオフセット電圧が加算された映像信号電圧、あるい
は、入力映像信号からオフセット電圧が減算された映像
信号電圧を、交互に出力することを特徴とする。
参照して説明する。
全図において、同一機能を有するものは同一符号を付
け、その繰り返しの説明は省略する。
形態1のTFT方式の液晶表示モジュールの概略構成を
示すブロック図である。本実施の形態の液晶表示モジュ
ール(LCM)は、液晶表示パネル(TFT−LCD)
10の上側にドレインドライバ130が配置され、ま
た、液晶表示パネル10の側面に、ゲートドライバ14
0、インタフェース部100が配置される。インタフェ
ース部100はインタフェース基板に実装され、また、
ドレインドライバ130、ゲートドライバ140も、そ
れぞれ専用のTCP(Tape Carrier Pa
ckage)または直接液晶表示パネルに実装される。
一例の等価回路を示す図である。この図2に示すよう
に、液晶表示パネル10は、マトリクス状に形成される
複数の画素を有する。各画素は、隣接する2本の信号線
(ドレイン信号線(D)またはゲート信号線(G))
と、隣接する2本の信号線(ゲート信号線(G)または
ドレイン信号線(D))との交差領域内に配置される。
各画素は薄膜トランジスタ(TFT1,TFT2)を有
し、各画素の薄膜トランジスタ(TFT1,TFT2)
のソース電極は、画素電極(ITO1)に接続される。
また、画素電極(ITO1)とコモン電極(ITO2)
との間に液晶層が設けられるので、画素電極(ITO
1)とコモン電極(ITO2)との間には、液晶容量
(CLC)が等価的に接続される。さらに、薄膜トランジ
スタ(TFT1,TFT2)のソース電極と前段のゲー
ト信号線(G)との間には、付加容量(CADD)が接続
される。
他の例の等価回路を示す図である。図2に示す例では、
全段のゲート信号線(G)とソース電極との間に付加容
量(CADD)が形成されているが、図3に示す例の等価
回路では、共通信号線(COM)とソース電極との間に
保持容量(CSTG)が形成されている点が異なってい
る。本発明は、どちらにも適用可能であるが、前者の方
式では、全段のゲート信号線(G)パルスが付加容量
(CADD)を介して画素電極(ITO1)に飛び込むの
に対し、後者の方式では、飛び込みがないため、より良
好な表示が可能となる。なお、図2、図3は、縦電界方
式の液晶表示パネルの等価回路を示しており、図2、図
3において、ARは表示領域である。また、図2、図3
は回路図であるが、実際の幾何学的配置に対応して描か
れている。
いて、列方向に配置された各画素の薄膜トランジスタ
(TFT)のドレイン電極は、それぞれドレイン信号線
(D)に接続され、各ドレイン信号線(D)は、列方向
の各画素の液晶に階調電圧を印加するドレインドライバ
130に接続される。
薄膜トランジスタ(TFT)のゲート電極は、それぞれ
ゲート信号線(G)に接続され、各ゲート信号線(G)
は、1水平走査時間、行方向の各画素の薄膜トランジス
タ(TFT)のゲート電極に走査駆動電圧(正のバイア
ス電圧あるいは負のバイアス電圧)を供給するゲートド
ライバ140に接続される。
示制御装置110と電源回路120とから構成される。
表示制御装置110は、1個の半導体集積回路(LS
I)から構成され、コンピュータ本体側から送信されて
くるクロック信号、ディスプレイタイミング信号、水平
同期信号、垂直同期信号の各表示制御信号および表示用
デ−タ(R・G・B)を基に、ドレインドライバ13
0、および、ゲートドライバ140を制御・駆動する。
表示制御装置110は、ディスプレイタイミング信号が
入力されると、これを表示開始位置と判断し、スタート
パルス(表示データ取込開始信号)を信号線135を介
して第1番目のドレインドライバ130に出力し、さら
に、受け取った単純1列の表示データを、表示データの
バスライン133を介してドレインドライバ130に出
力する。その際、表示制御装置110は、各ドレインド
ライバ130のデータラッチ回路に表示データをラッチ
するための表示制御信号である表示データラッチ用クロ
ック(CL2)(以下、単に、クロック(CL2)と称
する。)を信号線131を介して出力する。本体コンピ
ュータ側からの表示データは6ビットで、1画素単位、
即ち、赤(R)、緑(G)、青(B)の各データを1つ
の組にして単位時間毎に転送される。また、第1番目の
ドレインドライバ130に入力されたスタートパルスに
より第1番目のドレインドライバ130におけるデータ
ラッチ回路のラッチ動作が制御される。この第1番目の
ドレインドライバ130におけるデータラッチ回路のラ
ッチ動作が終了すると、第1番目のドレインドライバ1
30からスタートパルスが、第2番目のドレインドライ
バ130に入力され、第2番目のドレインドライバ13
0におけるデータラッチ回路のラッチ動作が制御され
る。以下、同様にして、各ドレインドライバ130にお
けるデータラッチ回路のラッチ動作が制御され、誤った
表示データがデータラッチ回路に書き込まれるのを防止
している。
ミング信号の入力が終了するか、または、ディスプレイ
タイミング信号が入力されてから所定の一定時間が過ぎ
ると、1水平分の表示データが終了したものとして、各
ドレインドライバ130におけるデータラッチ回路に蓄
えていた表示データを液晶表示パネル10のドレイン信
号線(D)に出力するための表示制御信号である出力タ
イミング制御用クロック(CL1)(以下、単にクロッ
ク(CL1)と称する。)を信号線132を介して各ド
レインドライバ130に出力する。
号入力後に、第1番目のディスプレイタイミング信号が
入力されると、これを第1番目の表示ラインと判断して
信号線142を介してゲートドライバ140にフレーム
開始指示信号を出力する。
信号に基づいて、1水平走査時間毎に、順次液晶表示パ
ネル10の各ゲート信号線(G)に正のバイアス電圧を
印加するように、信号線141を介してゲートドライバ
140へ1水平走査時間周期のシフトクロックであるク
ロック(CL3)を出力する。これにより、液晶表示パ
ネル10の各ゲート信号線(G)に接続された複数の薄
膜トランジスタ(TFT)が、1水平走査時間の間導通
する。以上の動作により、液晶表示パネル10に画像が
表示される。
回路121、負電圧生成回路122、コモン電極(対向
電極)電圧生成回路123、ゲート電極電圧生成回路1
24から構成される。正電圧生成回路121、負電圧生
成回路122は、それぞれ直列抵抗分圧回路で構成さ
れ、正極性の5値の階調基準電圧(V”0〜V”4)
を、負電圧生成回路122は負極性の5値の階調基準電
圧(V”5〜V”9)を出力する。この正極性の階調基
準電圧(V”0〜V”4)、および負極性の階調基準電
圧(V”5〜V”9)は、各ドレインドライバ130に
供給される。また、各ドレインドライバ130には、表
示制御装置110からの交流化信号(交流化タイミング
信号;M)も、信号線134を介して供給される。
極(ITO2)に印加する駆動電圧を、ゲート電極電圧
生成回路124は薄膜トランジスタ(TFT)のゲート
電極に印加する駆動電圧(正のバイアス電圧および負の
バイアス電圧)を生成する。
電圧)が印加されていると、液晶層の傾きが固定化さ
れ、結果として残像現象を引き起こし、液晶層の寿命を
縮めることになる。これを防止するために、このTFT
方式の液晶表示モジュールおいては、液晶層に印加する
電圧をある一定時間毎に交流化、即ち、コモン電極に印
加する電圧を基準にして、画素電極に印加する電圧を、
一定時間毎に正電圧側/負電圧側に変化させるようにし
ている。
として、コモン対称法とコモン反転法の2通りの方法が
知られている。コモン反転法とは、コモン電極に印加さ
れる電圧と画素電極に印加する電圧とを、交互に正、負
に反転させる方法である。また、コモン対称法とは、コ
モン電極に印加される電圧を一定とし、画素電極に印加
する電圧を、コモン電極に印加される電圧を基準にし
て、交互に正、負に反転させる方法である。このコモン
対称法は、画素電極(ITO1)に印加される電圧の振
幅が、コモン反転法の場合に比べ2倍となり、しきい値
電圧が低い液晶が開発されないかぎり、低耐圧のドライ
バが使用できないと言う欠点があるが、低消費電力と表
示品質の点で優れているドット反転法あるいはNライン
反転法が使用可能である。
その駆動方法として、前記ドット反転法を使用してい
る。図4は、液晶表示モジュールの駆動方法として、ド
ット反転法を使用した場合において、ドレインドライバ
130からドレイン信号線(D)に出力される液晶駆動
電圧(即ち、画素電極(ITO1)に印加される液晶駆
動電圧)の極性を説明するための図である。
ット反転法を使用する場合に、図4に示すように、例え
ば、奇数フレームの奇数ラインでは、ドインドライバ1
30から、奇数番目のドレイン信号線(D)に、コモン
電極(ITO2)に印加される液晶駆動電圧(VCO
M)に対して負極性の液晶駆動電圧(図4では●で示
す)が、また、偶数番目のドレイン信号線(D)に、コ
モン電極(ITO2)に印加される液晶駆動電圧(VC
OM)に対して正極生の液晶駆動電圧(図4では○で示
す)が印加される。さらに、奇数フレームの偶数ライン
では、ドインドライバ130から、奇数番目のドレイン
信号線(D)に正極性の液晶駆動電圧が、また、偶数番
目のドレイン信号線(D)に負極生の液晶駆動電圧が印
加される。また、各ライン毎の極性はフレーム毎に反転
され、即ち、図4に示すように、偶数フレームの奇数ラ
インでは、ドインドライバ130から、奇数番目のドレ
イン信号線(D)に正極性の液晶駆動電圧が、また、偶
数番目のドレイン信号線(D)に負極生の液晶駆動電圧
が印加される。さらに、偶数フレームの偶数ラインで
は、ドインドライバ130から、奇数番目のドレイン信
号線(D)に負極性の液晶駆動電圧が、また、偶数番目
のドレイン信号線(D)に正極性の液晶駆動電圧が印加
される。このドット反転法を使用することにより、隣り
合うドレイン信号線(D)に印加される電圧が逆極性と
なるため、コモン電極(ITO2)や薄膜トランジスタ
(TFT)のゲート電極に流れる電流が隣同志で打ち消
し合い、消費電力を低減することができる。また、コモ
ン電極(ITO2)に流れる電流が少なく電圧降下が大
きくならないため、コモン電極(ITO2)の電圧レベ
ルが安定し、表示品質の低下を最小限に抑えることがで
きる。
0の一例の概略構成示すブロック図である。なお、ドレ
インドライバ130は、1個の半導体集積回路(LS
I)から構成される。同図において、正極性階調電圧生
成回路151aは、正電圧生成回路121から入力され
る正極性の5値の階調基準電圧(V”0〜V”4)に基
づいて、正極性の64階調の階調電圧を生成し、電圧バ
スライン158aを介して出力回路157に出力する。
負極性階調電圧生成回路151bは、負電圧生成回路1
22から入力される負極性の5値の階調基準電圧(V”
5〜V”9)に基づいて、負極性の64階調の階調電圧
を生成し、電圧バスライン158bを介して出力回路1
57に出力する。
152内のシフトレジスタ回路153は、表示制御装置
110から入力されるクロック(CL2)に基づいて、
入力レジスタ回路154のデータ取り込み用信号を生成
し、入力レジスタ回路154に出力する。入力レジスタ
回路154は、シフトレジスタ回路153から出力され
るデータ取り込み用信号に基づき、表示制御装置110
から入力されるクロック(CL2)に同期して、各色毎
6ビットの表示データを出力本数分だけラッチする。
御装置110から入力されるクロック(CL1)に応じ
て、入力レジスタ回路154内の表示データをラッチす
る。このストレージレジスタ回路155に取り込まれた
表示データは、レベルシフト回路156を介して出力回
路157に入力される。出力回路157は、正極性の6
4階調の階調電圧、あるいは負極性の64階調の階調電
圧に基づき、表示データに対応した1つの階調電圧(6
4階調の中の1つの階調電圧)を選択して、各ドレイン
信号線(D)に出力する。
図5に示すドレインドライバ130の構成を説明するた
めのブロック図である。同図において、153は図5に
示す制御回路152内のシフトレジスタ回路、156は
図5に示すレベルシフト回路であり、また、データラッ
チ部265は、図5に示す入力レジスタ回路154とス
トレージレジスタ回路155とを表し、さらに、デコー
ダ部(階調電圧選択回路)261、アンプ回路対26
3、アンプ回路対263の出力を切り替えるスイッチ部
(2)264が、図5に示す出力回路157を構成す
る。ここで、スイッチ部(1)262およびスイッチ部
(2)264は、交流化信号(M)に基づいて制御され
る。また、Y1,Y2,Y3,Y4,Y5,Y6は、そ
れぞれ第1番目、第2番目、第3番目、第4番目、第5
番目、第6番目のドレイン信号線(D)を示している。
は、スイッチ部(1)262により、データラッチ部2
65(より詳しくは、図5に示す入力レジスタ154)
に入力されるデータ取り込み用信号を切り替えて、各色
毎の表示データを各色毎の隣合うデータラッチ部265
に入力する。
51aから電圧バスライン158aを介して出力される
正極性の64階調の階調電圧の中から、各データラッチ
部265(より詳しくは、図5に示すストレージレジス
タ155)から出力される表示用データに対応する正極
性の階調電圧を選択する高電圧用デコーダ回路278
と、階調電圧生成回路151bから電圧バスライン15
8bを介して出力される負極性の64階調の階調電圧の
中から、各データラッチ部265から出力される表示用
データに対応する負極性の階調電圧を選択する低電圧用
デコーダ回路279とから構成される。この高電圧用デ
コーダ回路278と低電圧用デコーダ回路279とは、
隣接するデータラッチ部265毎に設けられる。
路271と低電圧用アンプ回路272とにより構成され
る。高電圧用アンプ回路271には高電圧用デコーダ回
路278で生成された正極性の階調電圧が入力され、高
電圧用アンプ回路271は正極性の階調電圧を出力す
る。低電圧用アンプ回路272には低電圧用デコーダ回
路279で生成された負極性の階調電圧が入力され、低
電圧用アンプ回路272は負極性の階調電圧を出力す
る。
圧は互いに逆極性となり、また、アンプ回路対263の
高電圧用アンプ回路271および低電圧用アンプ回路2
72の並びは、高電圧用アンプ回路271→低電圧用ア
ンプ回路272→高電圧用アンプ回路271→低電圧用
アンプ回路272となるので、スイッチ部(1)262
により、データラッチ部165に入力されるデータ取り
込み用信号を切り替えて、各色毎の表示データを、各色
毎の隣り合うデータラッチ部265に入力し、それに合
わせて、高電圧用アンプ回路271あるいは低電圧用ア
ンプ回路272から出力される出力電圧をスイッチ部
(2)264により切り替え、各色毎の階調電圧が出力
されるドレイン信号線(D)、例えば、第1番目のドレ
イン信号線(Y1)と第4番目のドレイン信号線(Y
4)とに出力することにより、各ドレイン信号線(D)
に正極性あるいは負極性の階調電圧を出力することが可
能となる。
4の一スイッチ回路の回路構成を示す回路図である。同
図に示すように、図6に示すスイッチ部(2)264の
一スイッチ回路は、高電圧用アンプ回路271とn番目
のドレイン信号(Yn)との間に接続されるPMOSト
ランジスタ(PM1)と、高電圧用アンプ回路271と
(n+3)番目のドレイン信号(Yn+1)との間に接
続されるPMOSトランジスタ(PM2)と、低電圧用
アンプ回路272と(n+3)番目のドレイン信号(Y
n+3)との間に接続されるNMOSトランジスタ(N
M1)と、低電圧用アンプ回路272とn番目のドレイ
ン信号(Yn)との間とに接続されるNMOSトランジ
スタ(NM2)とを有する。
電極には、インバータ(INV)で反転されたノア回路
(NOR1)の出力が、また、PMOSトランジスタ
(PM2)のゲート電極には、インバータ(INV)で
反転されたノア回路(NOR2)の出力が、それぞれレ
ベルシフト回路(LS)でレベルシフトされて入力され
る。同様に、NMOSトランジスタ(NM1)のゲート
電極には、インバータ(INV)で反転されたナンド回
路(NAND2)の出力が、また、NMOSトランジス
タ(NM2)のゲート電極には、インバータ(INV)
で反転されたナンド回路(NAND1)の出力が、それ
ぞれレベルシフト回路(LS)でレベルシフトされて入
力される。ここで、ナンド回路(NAND1)とノア回
路(NOR1)には、交流化信号(M)が、ナンド回路
(NAND2)およびノア回路(NOR2)には、イン
バータ(INV)で反転された交流化信号(M)が入力
される。また、ナンド回路(NAND1,NAND2)
には、出力イネーブル信号(ENB)が、ノア回路(N
OR1,NOR2)には、インバータ(INV)で反転
された出力イネーブル信号(ENB)が入力される。表
1に、ナンド回路(NAND1,NAND2)とノア回
路(NOR1,NOR2)の真理値表と、その時の各M
OSトランジスタ(PM1,PM2,NM1,NM2)
のオン・オフ状態を示す。
号(ENB)がLowレベル(以下、Lレベル)の時
に、ナンド回路(NAND1,NAND2)はHigh
レベル(以下、Hレベル)、ノア回路(NOR1,NO
R2)はLレベルとなり、各MOSトランジスタ(PM
1,PM2,NM1,NM2)はオフ状態となる。走査
ラインの切り替わり時には、高電圧用アンプ回路271
と低電圧用アンプ回路272とも不安定の状態にある。
この出力イネーブル信号(ENB)は、走査ラインの切
り替わり期間内に、各アンプ回路(271,272)の
出力が、各ドレイン信号線(D)に出力されるのを防止
するために設けられている。なお、本実施の形態では、
この出力イネーブル信号(ENB)として、クロック
(CL1)の反転信号を使用しているが、クロック(C
L2)をカウントする等して内部で生成することも可能
である。
ブル信号(ENB)がHレベルの時には、交流化信号
(M)のHレベルあるいはLレベルに応じて、各ナンド
回路(NAND1,NAND2)がHレベルあるいはL
レベル、各ノア回路(NOR1)がHレベルあるいはL
レベルとなる。これにより、PMOSトランジスタ(P
M1)およびNMOSトランジスタ(NM1)がオフあ
るいはオン、PMOSトランジスタ(PM2)およびN
MOSトランジスタ(NM2)がオンあるいはオフとな
り、高電圧用アンプ回路271の出力はドレイン信号線
(Yn+3)に、低電圧用アンプ回路272の出力はド
レイン信号線(Yn)、あるいは、高電圧用アンプ回路
271の出力はドレイン信号線(Yn)に、低電圧用ア
ンプ回路272の出力はドレイン信号線(Yn+3)に
出力される。
ル(LCM)では、各画素の液晶層に印加される階調電
圧の電圧範囲は、負極性側で0〜5V、正極性側で5〜
10Vであり、したがって、低電圧用アンプ回路272
からは0〜5Vの負極性の階調電圧が出力され、高電圧
用アンプ回路271からは5〜10Vの正極性の階調電
圧が出力される。この場合に、例えば、PMOSトラン
ジスタ(PM1)がオフで、NMOSトランジスタ(N
M2)がオンの場合に、PMOSトランジスタ(PM
1)のソース・ドレイン間には、最大10Vの電圧が印
加される。そのため、各MOSトランジスタ(PM1,
PM2,NM1,NM2)は、ソース・ドレイン間耐圧
が10Vの高耐圧MOSトランジスタが使用される。
の液晶表示装置においては、液晶表示パネル10が大型
化、高解像度化が進み、液晶表示パネル10の表示画面
サイズが大きくなる傾向にあり、さらに、64階調表示
から256階調表示へとより多階調表示が進みつつあ
る。これに伴い、ドレインドライバ130は、薄膜トラ
ンジスタ(TFT)に対する高速な充電特性が要求さ
れ、ドレインドライバ130において、単純に階調電圧
を選択し、直接ドレイン信号(D)出力する方法では前
記要求を満足することが困難となっている。そのため、
ドレインドライバ130の最終段にアンプ回路を設け、
当該アンプ回路を介して、階調電圧をドレイン信号線
(D)に出力する方法が主流となっている。図6に示す
高電圧用アンプ回路271、および低電圧用アンプ回路
272は、前記した理由により設けられるものであり、
従来、この高電圧用アンプ回路271、および低電圧用
アンプ回路272としては、例えば、図8に示すよう
な、オペアンプ(OP)の反転入力端子(−)と出力端
子とが直結され、その非反転入力端子(+)が入力端子
とされるボルテージホロワ回路で構成される。また、低
電圧用アンプ回路272に使用されるオペアンプ(O
P)は、例えば、図9に示すような差動増幅回路で構成
され、さらに、高電圧用アンプ回路271に使用される
オペアンプ(OP)は、例えば、図10に示すような差
動増幅回路で構成される。
(OP)はオフセット電圧(Voff)を有している。
前記オペアンプ(OP)の基本増幅回路が、例えば、図
9または図10に示す差動増幅回路により構成されるも
のである場合には、前記オフセット電圧(Voff)
は、図9または図10に示す差動増幅回路における、入
力段のPMOSトランジスタ(PM51,52)または
NMOSトランジスタ(NM61,62)、あるいは能
動負荷回路を構成するNMOSトランジスタ(NM6
3,64)またはPMOSトランジスタ(PM53,5
4)の対称性の微妙なアンバランスが原因で発生する。
前記入力段のPMOSトランジスタ(PM51,52)
またはNMOSトランジスタ(NM61,62)、ある
いは能動負荷回路を構成するNMOSトランジスタ(N
M63,64)またはPMOSトランジスタ(PM5
3,54)の対称性の微妙なアンバランスは、製造工程
におけるイオン打ち込み/イオン注入工程、またはホト
リソグラフィ工程のばらつきにより、MOSトランジス
タのしきい値電圧(Vth)、またはMOSトランジス
タのゲート幅/ゲート長(W/L)等が変化してしまう
ことに起因しているが、工程管理を厳しくしても前記オ
フセット電圧(Voff)を零にすることは不可能であ
る。
ンプ(OP)がオフセット電圧(Voff)を有してい
ない理想的なオペアンプであれば、入力電圧(Vin)
と出力電圧(Vout)とは等しくなる(Vin=Vo
ut)に対して、前記オペアンプ(OP)がオフセット
電圧(Voff)を有している場合には、入力電圧(V
in)と出力電圧(Vout)とは等しくならず、出力
電圧(Vout)は入力電圧(Vin)にオフセット電
圧(Voff)が加算(Vout=Vin+Voff)
されたものとなる。なお、図11は、オフセット電圧
(Voff)を考慮したオペアンプの等価回路を示す図
であり、図11において、ROPはオフセット電圧(V
off)を有していない理想的なオペアンプ、VOS
は、その電圧値がオセット電圧(Voff)と等しい電
圧源である。
(図5に示す157)の高電圧用アンプ回路(図6に示
す271)、および低電圧用アンプ回路(図6に示す2
72)として、前記図8に示すボルテージホロワ回路を
使用する従来の液晶表示モジュールでは、ボルテージホ
ロワ回路の入力電圧と出力電圧とが一致せず、ボルテー
ジホロワ回路からドレインド信号線(D)に出力される
液晶駆動電圧は、ボルテージホロワ回路に入力される階
調電圧に、オペアンプのオフセット電圧が加算されたも
のとなる。これにより、従来の液晶表示モジュールで
は、液晶表示パネルに表示される表示画面中に、黒また
は白の縦筋が発生し、表示品質を著しく損なわせるとい
う問題点があった。
由について詳細に説明する。図12は、オフセット電圧
(Voff)がある場合、およびオフセット電圧(Vo
ff)がない場合に、ドレイン信号線(D)(または画
素電極(ITO1))に印加される液晶駆動電圧を説明
するための図である。同図に示すAの領域が、オフセッ
ト電圧(Voff)がない場合に、ドレイン信号線
(D)に印加される正極性および負極性の液晶駆動電圧
を示し、この場合には、画素の輝度は階調電圧に対応す
る通常の輝度となる。また、同図に示すBの領域が、マ
イナス(−)のオフセット電圧(Voff)がある場合
に、ドレイン信号線(D)に印加される正極性および負
極性の液晶駆動電圧を示し、この場合には、画素に印加
される駆動電圧は、オフセット電圧(Voff)の分だ
け低くなるので、画素の輝度は、液晶表示パネルがノー
マリホワイトタイプの液晶表示パネルであれば、階調電
圧に対応する通常の輝度より白くなる。さらに、同図に
示すCの領域が、プラス(+)のオフセット電圧(Vo
ff)がある場合に、ドレイン信号線(D)に印加され
る正極性および負極性の液晶駆動電圧を示し、この場合
には、画素に印加される駆動電圧は、オフセット電圧
(Voff)の分だけ高くなるので、画素の輝度は、液
晶表示パネルがノーマリホワイトタイプの液晶表示パネ
ルであれば、階調電圧に対応する通常の輝度より黒くな
る。ここで、図6に示すドレインドライバ130におい
て、Y1およびY4のドレイン信号線(D)に接続され
る高電圧用アンプ回路271がプラス(+)のオフセッ
ト電圧(Vofh)、および、Y1およびY4のドレイ
ン信号線(D)に接続される低電圧用アンプ回路272
がマイナス(−)のオフセット電圧(Vofl)を持
ち、また、Y2およびY5のドレイン信号線(D)に接
続される高電圧用アンプ回路271および低電圧用アン
プ回路272と、Y3およびY6のドレイン信号線
(D)に接続される高電圧用アンプ回路271および低
電圧用アンプ回路272とが、共にオフセット電圧(V
off)を持たないものであり、さらに、Y1〜Y4の
ドレイン信号線(D)に同一の階調電圧を印加するもの
とすると、その時に、Y1〜Y4ドレイン信号線(D)
に接続される画素の輝度は、図13(a)に示すように
なり、液晶表示パネルがノーマリホワイトタイプの液晶
表示パネルであれば、液晶表示パネルの表示画像中に黒
の縦筋が生じる。
下で、Y1およびY4のドレイン信号線(D)に接続さ
れる高電圧用アンプ回路271がマイナス(−)のオフ
セット電圧(Vofh)、および、Y1およびY4のド
レイン信号線(D)に接続される低電圧用アンプ回路2
72がプラス(+)のオフセット電圧(Vofl)を持
つ場合には、液晶表示パネルの表示画像中に白の縦筋が
生じることになる。
号線(D)に接続される高電圧用アンプ回路271およ
び低電圧用アンプ回路272が、同一のプラス(+)、
あるいはマイナス(−)のオフセット電圧(Vofh,
Vofl)を持つ場合には、図13(b)に示すよう
に、Y1およびY4のドレイン信号線(D)に接続され
る画素は、1フレーム目では階調電圧に対応する通常の
輝度より黒く、また、2フレーム目では階調電圧に対応
する通常の輝度より白くなる。これにより、Y1および
Y4のドレイン信号線(D)に接続される画素の輝度
は、2フレーム毎に相殺されるので、液晶表示パネルの
表示画像中に白または黒の縦筋は目立たなくなる。しか
しながら、オペアンプのオフセット電圧(Voff)
は、各オペアンプ毎にランダムに発生するものであり、
2つのオペアンプのオフセット電圧(Vofh,Vof
l)が同一になることは極めて稀であり、2つのオペア
ンプのオフセット電圧(Vofh,Vofl)が同一に
なることは通常あり得ない。
は、各ドレイン信号線(D)に接続されるアンプ回路の
オフセット電圧(Voff)により、液晶表示パネルの
表示画面中に白または黒の縦筋が発生するという問題点
があった。また、オフセットキャンセラ回路も知られて
いるが、このオフセットキャンセラ回路はスイッチドキ
ャパシタ回路を用いているため、フィードスルーによる
階調電圧の誤差発生、容量部の面積増、容量充電時間に
よる高速化が制限されるなどの問題点があった。
バ130における低電圧用アンプ回路272の基本回路
構成を示す回路図、図15は、本実施の形態のドレイン
ドライバ130における高電圧用アンプ回路271の基
本回路構成を示す回路図である。図14に示す本実施の
形態の低電圧用アンプ回路272は、図9に示す差動増
幅回路に、入力段のPMOSトランジスタ(PM51)
のゲート電極(制御電極)を、(+)入力端子あるいは
(−)入力端子に接続するスイッチングトランジスタ
(NA1,NB1)と、入力段のPMOSトランジスタ
(PM52)のゲート電極を、(+)入力端子あるいは
(−)入力端子に接続するスイッチングトランジスタ
(NA2,NB2)と、出力段のNMOSトランジスタ
(NM65)のゲート電極を、入力段のPMOSトラン
ジスタ(PM51)のドレイン電極(第2の電極)、あ
るいは入力段のPMOSトランジスタ(PM52)のド
レイン電極に接続するスイッチングトランジスタ(NA
3,NB3)と、能動負荷回路を構成するNMOSトラ
ンジスタ(NM63,NM64)のゲート電極を、入力
段のPMOSトランジスタ(PM51)のドレイン電
極、あるいは入力段のPMOSトランジスタ(PM5
2)のドレイン電極に接続するスイッチングトランジス
タ(NA4,NB4)を付加したものである。図15に
示す本実施の形態の高電圧用アンプ回路271は、図1
4に示す低電圧用アンプ回路272と同様、図10に示
す差動増幅回路に、スイッチングトランジスタ(PA1
〜PA4,PB1〜PB4)を付加したものである。こ
こで、スイッチングトランジスタ(NA1〜NA4,P
A1〜PA4)のゲート電極には、制御信号(A)が印
加され、また、スイッチングトランジスタ(NB1〜N
B4,PB1〜PB4)のゲート電極には、制御信号
(B)が印加される。
プ回路272において、制御信号(A)がHレベル、制
御信号(B)がLレベルの場合の回路構成を図16に、
また、制御信号(A)がLレベル、制御信号(B)がH
レベルの場合の回路構成を図17に示す。なお、図1
6、図17には、図16、図17に示すアンプ回路を、
一般のオペアンプ記号を使用して表現した場合の回路構
成も合わせて図示してある。この図16および図17か
ら理解できるように、本実施の形態の低電圧用アンプ回
路272では、入力電圧(Vin)が印加される入力段
のMOSトランジスタと、出力電圧(Vout)が帰還
される入力段のMOSトランジスタとを交互に切り替え
るようにしたものである。それにより、図16の回路構
成では、下記(1)式に示すように、出力電圧(Vou
t)は、入力電圧(Vin)にオフセット電圧(Vof
f)が加算されたものとなる。
に、出力電圧(Vout)は、入力電圧(Vin)から
オフセット電圧(Voff)が減算されたものとなる。
力段の構成を示す図であり、図19は、本実施の形態の
ドレインドライバ130の動作を説明するためのタミン
グチャートである。図19に示す出力電圧は、Vofh
のオフセット電圧を持つ高電圧用アンプ回路271と、
Voflのオフセット電圧を持つ低電圧用アンプ回路2
72とに接続されるドレイン信号線(D)に対して、当
該高電圧用アンプ回路271および低電圧用アンプ回路
272から出力される出力電圧を示すものであり、この
出力電圧において、VHは高電圧用アンプ回路271が
オフセット電圧を持たない時に、高電圧用アンプ回路2
71から出力される正規の階調電圧、VLは低電圧用ア
ンプ回路272がオフセット電圧を持たない時に、低電
圧用アンプ回路272から出力される正規の階調電圧で
ある。
に、図18に示す制御回路152から出力される制御信
号(A)および制御信号(B)は、2フレーム毎にその
位相が反転される。したがって、図19に示すように、
Vofhのオフセット電圧を持つ高電圧用アンプ回路2
71と、Voflのオフセット電圧を持つ低電圧用アン
プ回路272とに接続されるドレイン信号線(D)に
は、1フレーム目の1ライン目に、高電圧用アンプ回路
271から(VH+Vofh)の電圧が出力されるが、
3フレーム目の1ライン目に、高電圧用アンプ回路27
1から(VH−Vofh)の電圧が出力されるので、対
応する画素において、高電圧用アンプ回路271のオフ
セット電圧(Vofh)により生じる輝度の上昇および
減少は相殺される。また、2フレーム目の1ライン目
に、低電圧用アンプ回路272から(VL+Vofl)
の電圧が出力されるが、4フレーム目の1ライン目に、
低電圧用アンプ回路272から(VL−Vofl)の電
圧が出力されるので、対応する画素において、低電圧用
アンプ回路272のオフセット電圧(Vofl)により
生じる輝度の上昇および減少は相殺される。これによ
り、図20に示すように、高電圧用アンプ回路271お
よび低電圧用アンプ回路272のオフセット電圧(Vo
fh,Vofl)により生じる輝度の上昇および減少
は、連続する4フレーム毎に相殺されるので、図19に
示す出力電圧が印加される画素の輝度は、階調電圧に対
応する通常の輝度となる。
は、制御信号(A)および制御信号(B)の位相を、2
フレーム毎に反転するようにしたが、制御信号(A)お
よび制御信号(B)の位相を、各フレーム内で2ライン
毎、かつ2フレーム毎に反転させるようにしてもよい。
この場合の画素の輝度を、図21、図22に示す。図2
1は、制御信号(A)がHレベルの時に、高電圧用アン
プ回路271が(+)のオフセット電圧(Vofh)
を、低電圧用アンプ回路272が(+)のオフセット電
圧(Vofl)を持つ場合であり、また、図22は、制
御信号(A)がHレベルの時に、高電圧用アンプ回路2
71が(+)のオフセット電圧(Vofh)を、低電圧
用アンプ回路272が(−)のオフセット電圧(Vof
l)を持つ場合である。いずれの場合においても、高電
圧用アンプ回路271および低電圧用アンプ回路272
のオフセット電圧(Vofh,Vofl)により生じる
輝度の上昇および減少は、連続する4フレーム毎に相殺
されるので、画素の輝度は、階調電圧に対応する通常の
輝度となる。しかしながら、制御信号(A)および制御
信号(B)の位相を、各フレーム内で2ライン毎に反転
させることにより、図21、図22に示すように、列方
向の画素の輝度は、2ライン毎に、黒→白(または白→
黒)と変化するので、より液晶表示パネル10に表示さ
れる表示画面中に縦筋が目立たなくなる。なお、図21
または図22では、1フレーム内で2ライン毎に制御信
号(A)および制御信号(B)の位相を反転させて列方
向の画素の輝度を変化させ、それにより縦筋を目立たな
くしているが、2ライン毎でなくてもよいことはいうま
でもない。
(A)、および制御信号(B)を生成する方法を説明す
る。図23は、本実施の形態のドレインドライバ130
内の制御回路152内の要部回路構成を示すブロック図
である。同図に示すように、本実施の形態のドレインド
ライバ130内の制御回路152内には、シフトレジス
タ153、制御信号生成回路400、フレーム認識信号
生成回路410、シフトクロックイネーブル信号生成回
路420、シフト用クロック生成回路430、パルス生
成回路440、およびパルス選択回路450が設けられ
る。
400の回路構成を示す回路図であり、図25は、図2
4に示す制御信号生成回路400の動作を説明するため
のタイムチャートである。制御信号生成回路400には
クロック(CL1)が入力される。このクロック(CL
1)は、図25に示すように、D型フリップ・フロップ
回路(F1)で2分周されてクロック(HCL1)とな
り、さらに、このクロック(HCL1)はD型フリップ
・フロップ回路(F2)で2分周されて、クロック(C
L1)が4分周されたクロック(QCL1)となる。ま
た、この制御信号生成回路には、各フレームを認識する
ためのフレーム認識信号(FLMN)が入力される。な
お、このフレーム認識信号(FLMN)の生成方法につ
いては後述する。フレーム認識信号(FLMN)は、イ
ンバータ(INV)で反転されて信号(FLMIP)と
なる。この信号(FLMIP)は、図25に示すよう
に、D型フリップ・フロップ回路(F3)で2分周され
て信号(HCL1)となり、さらに、この信号(HCL
1)は、D型フリップ・フロップ回路(F4)で2分周
されて、フレーム認識信号(FLMN)が4分周された
信号(QFLM)となる。そして、クロック(QCL
1)と、信号(QFLM)とは、排他的論理和回路(E
XOR1)に入力され、排他的論理和回路(EXOR
1)から信号(CHOPA)が出力され、また、この信
号(CHOPA)をインバータ(INV)で反転するこ
とにより信号(CHOPB)が生成される。この信号
(CHOPA,CHOPB)はレベルシフト回路でレベ
ルシフトされて制御信号(A)および制御信号(B)と
なる。
号(B)の位相を、各フレーム内で2ライン毎、かつ2
フレーム毎に反転させることができる。なお、制御信号
(A)および制御信号(B)の位相を、2フレーム毎に
反転させる場合には、フレーム認識信号(FLMN)を
4分周した信号(QFLM)を、信号(CHOPA)と
し、また、この信号(CHOPA)をインバータ(IN
V)で反転して信号(CHOPB)とすればよい。この
場合には、図24に示す制御信号生成回路400におい
て、D型フリップ・フロップ回路(F1,F2)、およ
び排他的論理和回路(EXOR1)は必要としない。ま
た、この制御信号生成回路400では、D型フリップ・
フロップ回路(F1,F2)は、フレーム認識信号(F
LMN)で初期化される。一方、D型フリップ・フロッ
プ回路(F3,F4)は、PORN信号生成回路401
からの信号(PORN)で初期化される。このPORN
信号生成回路401は、高電圧の電源電圧(VDD)を
分圧する分圧回路402と、この分圧回路402の出力
が入力されるインバータ回路群403とで構成される。
この電源電圧(VDD)は、図1に示す電源回路120
内のDC/DCコンバータ(図示せず)で生成される電
圧であり、この電源電圧(VDD)は、液晶表示モジュ
ールに電源が投入された時点からしばらくして立ち上が
る。したがって、液晶表示モジュールの電源投入後、こ
のPORN信号生成回路401の信号(PORN)は、
しばらくの間Lレベルとなるので、D型フリップ・フロ
ップ回路(F3,F4)は、液晶表示モジュールの電源
投入時に確実に初期化されることになる。
識信号(FLMN)を生成する方法を説明する。前記フ
レーム認識信号(FLMN)を生成するには、フレーム
の切り替わりを認識するための信号が必要である。そし
て、前記ゲートドライバ140には、表示制御装置11
0からフレーム開始指示信号が出力されるので、このフ
レーム開始指示信号をドレインドライバ130にも入力
するようにすれば、容易にフレーム認識信号(FLM
N)を生成することが可能となる。しかしながら、この
方法では、ドレインドライバ130を構成する半導体集
積回路(半導体チップ)の入力ピン数を増加させる必要
があり、これにより、プリント配線基板の配線パターン
を変更する必要がある。そして、プリント配線基板の配
線パターンの変更に伴い、液晶表示モジュールが発する
高周波ノイズ特性が変化し、EMI(electrom
agneticinterference)レベル低下
等が懸念される。さらに、半導体集積回路の入力ピン数
を増加させることは、入力ピンのコンパチビリティがな
くなる。
置110からドレインドライバ130に出力するスター
トパルスのパルス幅を、各フレーム毎に、フレーム内で
最初のスタートパルス(以下、フレーム用スタートパル
スと称する。)と、それ以外のスタートパルス(以下、
フレーム内スタートパルスと称する。)とで異ならせ、
それにより、各フレームの切り替わりを認識し、フレー
ム認識信号(FLMN)を生成するようにしている。
生成回路410の回路構成を示す回路図であり、図27
は、図26に示すフレーム認識信号生成回路410の動
作を説明するためのタイムチャートである。本実施の形
態では、フレーム用スタートパルスは、クロック信号
(CL2)の4周期分のパルス幅、フレーム内スタート
パルスは、クロック信号(CL2)の1周期分のパルス
幅を持つものとする。図26において、D型フリップ・
フロップ回路(F11〜F13)は、クロック信号入力
端子にクロック(CL2)が入力される。したがって、
スタートパルスは、クロック(CL2)に同期してD型
フリップ・フロップ回路(F11)にラッチされ、信号
(STEIO)となる。この信号(STEIO)は、ク
ロック(CL2)に同期してD型フリップ・フロップ回
路(F12)にラッチされ、信号(Q1)となり、さら
に、この信号(Q1)は、クロック(CL2)に同期し
てD型フリップ・フロップ回路(F13)にラッチさ
れ、信号(Q2)となる。この信号(Q2)は、D型フ
リップ・フロップ回路(F14)のクロック信号入力端
子に入力され、また、D型フリップ・フロップ回路(F
14)のデータ入力端子(D)には、信号(STEI
O)が入力される。したがって、スタートパルスがクロ
ック信号(CL2)の4周期分のパルス幅を持つフレー
ム用スタートパルスであれば、このD型フリップ・フロ
ップ回路(F14)のQ出力はHレベルとなる。ここ
で、D型フリップ・フロップ回路(F14)のQ出力
が、次ドレインドライバ用のスタートパルス選択信号
(FSTENBP)となるので、スタートパルス選択信
号(FSTENBP)はHレベルとなる。また、D型フ
リップ・フロップ回路(F14)のQ出力と、信号(S
TEIO)とは、ナンド回路(NAND11)に入力さ
れ、このナンド回路(NAND11)の出力が、フレー
ム認識信号(FLMN)となるので、フレーム認識信号
(FLMN)は、クロック(CL2)の2周期分だけL
レベルとなる。一方、スタートパルスがクロック信号
(CL2)の1周期分のパルス幅を持つフレーム内スタ
ートパルスであれば、このD型フリップ・フロップ回路
(F14)のQ出力はLレベルとなる。これにより、ス
タートパルス選択信号(FSTENBP)はLレベルと
なり、また、フレーム認識信号(FLMN)は、Hレベ
ルを維持する。
11〜F14)は、信号(RESETN)により初期化
される。本実施の形態においては、この信号(RESE
TN)として、クロック(CL1)の反転信号を使用し
ている。また、本実施の形態では、フレーム用スタート
パルスは、クロック信号(CL2)の4周期分のパルス
幅を持つ場合について説明したが、これに限定されるも
のではなく、フレーム用スタートパルスが入力された時
にのみ、所定期間Lレベルとなるフレーム認識信号(F
LMN)が生成可能であれば、フレーム用スタートパル
スのパルス幅は任意に設定可能である。
ンドライバ130には、表示制御装置110からフレー
ム用スタートパルスおよびフレーム内スタートパルスが
入力され、前記した動作が行われる。しかし、第2番目
以降のドレインドライバ130には、表示制御装置11
0からフレーム用スタートパルスおよびフレーム内スタ
ートパルスが入力されないので、第2番目以降のドレイ
ンドライバ130においても、前記した動作を行わせる
ためには、入力されるスタートパルスと同じパルス幅を
持つパルスをスタートパルスとして、次ドレインドライ
バ130へ出力する必要がある。そのため、本実施の形
態では、図23に示すパルス生成回路440で、クロッ
ク信号(CL2)の4周期分のパルス幅を持つフレーム
用スタートパルスを生成し、入力されるスタートパルス
がフレーム用スタートパルスである場合に、当該パルス
生成回路440で生成されたフレーム用スタートパルス
を次ドレインドライバ130へ送出するようにしてい
る。
ーム用スタートパルスおよびフレーム内スタートパルス
を生成する方法について説明する。図28は、図23に
示す本実施の形態のドレインドライバ130内の制御回
路152の動作を説明するためのタイムチャートであ
る。図28に示すように、シフトクロックイネーブル信
号生成回路420は、スタートパルスが入力されると、
Hレベルのイネーブル信号(EENB)をシフト用クロ
ック生成回路430に出力する。これにより、シフト用
クロック生成回路430は、クロック(CL2)に同期
したシフト用クロックを生成し、シフトレジスタ回路1
53に出力する。シフトレジスタ回路153回路の各フ
リップ・フロップ回路は、データ取り込み用信号(SF
T1〜SFTn+3)を順次出力し、これにより、入力
レジスタ154に表示データがラッチされる。また、S
FTnのデータ取り込み用信号は、クロック(CL2)
の1周期分のパルス幅を持つ、次段のドレインドライバ
130のフレーム内スタートパルスとなる。ここで、S
FT1〜SFTnのデータ取り込み用信号は、入力レジ
スタ154に1番目〜n番目の表示データをラッチする
ために使用されるが、SFTn+1〜SFTn+3のデ
ータ取り込み用信号は、入力レジスタ154に表示デー
タをラッチするためには使用されない。このSFTn+
1〜SFTn+3のデータ取り込み用信号は、次段のド
レインドライバ130のフレーム用スタートパルスを生
成するために使用される。即ち、図28に示すように、
クロック生成回路450で、SFTn〜SFTn+3の
データ取り込み用信号に基づき、クロック(CL2)の
4周期分のパルス幅を持つフレーム用スタートパルスを
生成する。前記したように、スタートパルスがフレーム
内スタートパルスであれば、スタートパルス選択信号
(FSTENBP)はLレベルとなるので、パルス選択
回路450は、フレーム内スタートパルス(即ち、SF
Tnのデータ取り込み用信号)を選択して、次ドレイン
ドライバ130に出力する。一方、スタートパルスがフ
レーム用スタートパルスであれば、スタートパルス選択
信号(FSTENBP)はHレベルとなので、パルス選
択回路450は、フレーム用スタートパルスを選択し
て、次ドレインドライバ130に出力する。
は、例えば、図29に示すようなものが使用可能であ
る。この図29に示すクロック生成回路450は、SF
Tnのデータ取り込み用信号に基づき、D型フリップフ
ロップ回路(F21)のQ出力を反転させ、また、イン
バータ(INV)で反転されたSFTn+3のデータ取
り込み用信号に基づき、D型フリップフロップ回路(F
22)のQ出力を反転させる。さらに、F21とF22
とのフリップフロップ回路のQ出力を排他的論理和回路
(EXOR2)に入力し、この排他的論理和回路(EX
OR2)からクロック(CL2)の4周期分のパルス幅
を持つフレーム用スタートパルスを生成するようにした
ものである。
ンドライバ130内において、フレーム用スタートパル
スと、フレーム内スタートパルスとを生成するようにし
たので、これにより、ドレインドライバ130を構成す
る半導体集積回路の入力ピン数を増加させず、入力ピン
のコンパチビリティを保ったまま、各ドレインドライバ
130において、各フレームの切り替わりを認識するこ
とが可能となる。
液晶表示モジュールは、ドレインドライバ130内の高
電圧用デコーダ回路278または低電圧用デコーダ回路
279を構成するトランジスタの数を少なくするように
した点で、前記実施の形態1の液晶表示モジュールと相
違する。以下、本実施の形態のドレインドライバ130
について、前記実施の形態1との相違点を中心に説明す
る。
ライバ130内の高電圧用デコーダ回路278および低
電圧用デコーダ回路279の回路構成を示す回路図であ
る。なお、図30には、正極性階調電圧生成回路151
a、および負極性階調電圧生成回路151bの概略回路
構成も合わせて図示している。高電圧用デコーダ回路2
78は、出力端子に直列接続された6個の高耐圧PMO
Sトランジスタと6個の高耐圧デプレッションPMOS
トランジスタとで構成される64個のトランジスタ列
(TRP2)を有し、前記各トランジスタ列(TRP
2)の出力端子と反対の端子には、階調電圧生成回路1
51aから電圧バスライン158aを介して出力される
正極性の64階調分の階調電圧が入力される。また、前
記各トランジスタ列(TRP2)を構成する6個の高耐
圧PMOSトランジスタと6個の高耐圧デプレッション
PMOSトランジスタのそれぞれのゲート電極には、レ
ベルシフト回路156から出力される6ビットの表示用
データの各ビット値(T)あるいはその反転ビット値
(B)が所定の組み合わせに基づいて選択的に印加され
る。
に直列接続された6個の高耐圧NMOSトランジスタと
6個の高耐圧デプレッションNMOSトランジスタとで
構成される64個のトランジスタ列(TRP3)を有
し、前記各トランジスタ列(TRP3)の出力端子と反
対の端子には、階調電圧生成回路151bから電圧バス
ライン158bを介して出力される負極性の64階調分
の階調電圧が入力される。また、前記各トランジスタ列
(TRP3)を構成する6個の高耐圧NMOSトランジ
スタと6個の高耐圧デプレッションNMOSトランジス
タのそれぞれのゲート電極には、レベルシフト回路15
6から出力される6ビットの表示用データの各ビット値
(T)あるいはその反転ビット値(B)が所定の組み合
わせに基づいて選択的に印加される。
デコーダ回路278と低電圧用デコーダ回路279は、
64階調毎に、12個のMOSトランジスタが縦続接続
される構成となっている。したがって、各ドレイン信号
線(D)当たりのMOSトランジスタの総数は768個
(64×12)となる。
表示から256階調表示へとより多階調表示が進みつつ
ある。しかしながら、従来の高電圧用デコーダ回路27
8と低電圧用デコーダ回路279とを使用して、256
階調表示を行う場合には、各ドレイン信号線(D)当た
りのMOSトランジスタの総数は4096個(256×
16)となる。このため、デコーダ部261の占める面
積が増加し、前記ドレインドライバ130を構成する半
導体集積回路(ICチップ)のチップサイズが大きくな
るという問題点があった。
イバ130内の高電圧用デコーダ回路278と、正極性
階調電圧生成回路151aとの回路構成を示す回路図で
ある。同図に示すように、正極性階調電圧生成回路15
1aは、前記実施の形態1のように、64階調の階調電
圧を生成せず、正電圧生成回路121から入力される正
極性の5値の階調基準電圧(V”0〜V”4)に基づい
て、正極性の17階調の第1階調電圧を生成する。この
場合に、正極性階調電圧生成回路151aを構成する抵
抗分圧回路の各分圧抵抗は、液晶層に印加する電圧と透
過率との関係に合わせて所定の重み付けが成されてい
る。高電圧用デコーダ回路278は、17階調の第1階
調電圧の互いに隣接する第1階調電圧(VOUTA,V
OUTB)を選択するデコーダ回路301と、当該デコ
ーダ回路301で選択された第1階調電圧(VOUT
A)を端子(P1)あるいは端子(P2)に、また、当
該デコーダ回路301で選択された第1階調電圧(VO
UTB)を端子(P2)あるいは端子(P1)に出力す
るマルチプレクサ302と、当該マルチプレクサ302
から出力される互いに隣接する第1階調電圧(VOUT
A,VOUTB)間の電位差(ΔV)を分圧して、V
a,Va+1/4ΔV,Va+2/4(=1/2)Δ
V,Va+3/4ΔVの電圧を生成する第2階調電圧生
成回路303とを有する。
調電圧の中から、6ビットの表示データの上位4ビット
(D2〜D5)に対応する第1階調電圧を選択する第1
デコーダ回路311と、偶数番目の第1階調電圧の中か
ら、6ビットの表示データの上位3ビット(D3〜D
5)に対応する第1階調電圧を選択する第2デコーダ回
路312とで構成される。第1デコーダ回路311は、
6ビットの表示データの上位4ビット(D2〜D5)に
より、第1番目の第1階調電圧(V1)と第17番目の
第1階調電圧(V17)とを1回、第3番目の第1階調
電圧(V3)ないし第15番目の第1階調電圧(V1
5)を、それぞれ連続して2回選択するように構成され
る。しかしながら、第2デコーダ回路312は、6ビッ
トの表示データの上位3ビット(D3〜D5)により、
第2番目の第1階調電圧(V2)ないし第16番目の第
1階調電圧(V16)を、1回選択するように構成され
る。なお、図31において、○はデータビットがLレベ
ルでオンとなるスイッチ素子(例えば、PMOSトラン
ジスタ)であり、また、●はデータビットがHレベルで
オンとなるスイッチ素子(例えば、NMOSトランジス
タ)である。
<V”4であるので、表示データの3ビット(D2)の
ビット値がLレベルの場合、階調電圧VOUTAとし
て、VOUTBの階調電圧よりも低電位の階調電圧が出
力され、また、表示データの3ビット(D2)のビット
値がHレベルの場合、階調電圧VOUTAとして、VO
UTBの階調電圧よりも高電位の階調電圧が出力され
る。したがって、この表示データの3ビット(D2)目
のビット値のHレベルおよびLレベルに応じてマルチプ
レクサ302を切り換え、表示データの3ビット(D
2)目のビット値がLレベルの時に端子(P1)にVO
UTAの階調電圧を、端子(P2)にVOUTBの階調
電圧を出力し、また、表示データの3ビット(D2)目
のビット値がHレベルの時に端子(P1)にVOUTB
の階調電圧を、端子(P2)にVOUTAの階調電圧を
出力する。これにより、端子(P1)の階調電圧を(V
a)、端子(P2)の階調電圧を(Vb)とするとき、
常に、Va<Vbとすることができ、第2階調電圧生成
回路303の設計が簡単となる。
1)と高電圧用アンプ回路271の入力端との間に接続
されるスイッチ素子(S1)と、一端が高電圧用アンプ
回路271の入力端に接続され、他端が、スイッチ素子
(S2)を介して端子(P1)に、また、スイッチ素子
(S5)を介して端子(P2)に接続されるコンデンサ
(C1)と、一端が高電圧用アンプ回路271の入力端
に接続され、他端が、スイッチ素子(S3)を介して端
子(P1)に、また、スイッチ素子(S4)を介して端
子(P2)に接続されるコンデンサ(C2)と、端子
(P2)と高電圧用アンプ回路271の入力端との間に
接続されるコンデンサ(C3)とで構成される。ここ
で、コンデンサ(C1)とコンデンサ(C3)との容量
値は同一に、コンデンサ(C2)の容量値は、コンデン
サ(C1)およびコンデンサ(C3)の容量値の2倍の
容量値とされる。また、各スイッチ素子(S1〜S5)
は、図32に示すように、表示データの下位2ビット
(D0,D1)のビット値に応じてオン・オフされる。
なお、図32には、表示データの下位2ビット(D0,
D1)のビット値に応じて、第2階調電圧生成回路30
3から出力される階調電圧の値と、表示データの下位2
ビット(D0,D1)のビット値に応じた、第2階調電
圧生成回路303の回路構成とを合わせて図示してい
る。
記高電圧用デコーダ回路278と同様に構成でき、この
場合に、低電圧用デコーダ回路279は、負極性階調電
圧生成回路151bから生成される負極性の17階調の
第1階調電圧を選択する。また、負極性階調電圧生成回
路151bは、負電圧生成回路122から入力される負
極性の5値の階調基準電圧(V”5〜V”9)に基づい
て、負極性の17階調の第1階調電圧を生成し、さら
に、負極性階調電圧生成回路151bを構成する抵抗分
圧回路の各分圧抵抗は、液晶層に印加する電圧と透過率
との関係に合わせて所定の重み付けが成される。この低
電圧用デコーダ回路279では、V”5>V”6>V”
7>V”8>V”9となるので、端子(P1)の階調電
圧を(Va)、端子(P2)の階調電圧を(Vb)とす
るとき、常に、Va>Vbとなる。
回路278、および図31に示す高電圧用デコーダ回路
278と同様の回路構成の低電圧用デコーダ回路279
を使用した場合の、本実施の形態2の液晶表示モジュー
ルのドレインドライバ130内の出力段の概略構成を示
す図である。同図において、高電圧用アンプ回路271
には前記図15に示す回路構成のアンプ回路が、また、
低電圧用アンプ回路272には前記図14に示す回路構
成のアンプ回路が使用される。このように、本実施の形
態では、デコーダ回路を構成するスイッチング素子は、
第1デコーダ回路311で64(=(9+7)×4)、
第2デコーダ回路312で24(=3×8)であるの
で、各ドレイン信号線(D)当たりのデコーダ回路を構
成するスイッチング素子(MOSトランジスタ)の総数
は88となり、前記実施の形態1の各ドレイン信号線
(D)当たりのMOSトランジスタの総数768個に比
べて大幅に少なくすることが可能となる。また、スイッ
チング素子を減少させることにより、ドレインドライバ
130の内部電流を低減させることができるので、液晶
表示モジュール(LCM)全体の消費電力を低減するこ
とができ、それにより、液晶表示モジュール(LCM)
の信頼性を向上させることが可能となる。
バ130内の高電圧用デコーダ回路278の他の例の回
路構成を示す回路図であり、同図において、○はPMO
Sトランジスタを、●はNMOSトランジスタを示して
いる。
を生成する場合の回路構成の一例を示し、そのため、
(D0〜D7)の8ビットの表示データの各ビット値お
よびその反転値が、所定の組み合わせ組み合の基に各P
MOSトランジスタのゲート電極に印加されるようにな
っている。
78において、各デコード行毎に同じ電圧がゲート電極
に印加されるMOSトランジスタは、表示データの上位
ビット程連続している。したがって、この各桁毎に同じ
電圧がゲート電極に印加され、且つ各デコード行毎に連
続するMOSトランジスタを1個のMOSトランジスタ
に置換しても、機能的には何ら問題はない。
は、この各桁毎に同じ電圧がゲート電極に印加され、且
つ各デコード行毎に連続するMOSトランジスタを1個
のMOSトランジスタに置換したのである。さらに、図
34に示す高電圧用デコーダ回路278では、最小サイ
ズのMOSトランジスタのゲート電極のゲート幅をWと
する時、その最小サイズのMOSトランジスタの上位桁
のMOSトランジスタのゲート電極のゲート幅を2W、
さらに、その上位桁のMOSトランジスタのゲート電極
のゲート幅を4Wと、表示データの上位ビットがゲート
電極に印加されるMOSトランジスタ(上位ビット側の
MOSトランジスタ)のゲート電極のゲート幅(W)を
最小サイズのMOSトランジスタのゲート電極のゲート
幅の2の(m−j)乗倍としている。ここで、mは表示
データのビット数、jは最小サイズのMOSトランジス
タで構成されるビットの中で最上位ビットのビット番号
である。
において、最小サイズのMOSトランジスタの抵抗をR
とするとき、各デコード行のMOSトランジスタの合成
抵抗は、デコーダ回路311で約2R(≒R+R/2+
R/4+R/8+R/16)、デコーダ回路312で約
2R(≒R+R/2+R/4+R/8)となる。なお、
図34に、最小サイズのMOSトランジスタの抵抗をR
とした時の、各桁のMOSトランジスタの抵抗を合わせ
て図示している。したがって、図34に示す高電圧用デ
コーダ回路278では、各デコード行のMOSトランジ
スタの合成抵抗を低減することができ、第2階調電圧生
成回路303を構成する各コンデンサに電荷を再配分す
る際に大電流の充放電を流すことができるので、デコー
ダ回路を高速化することができるとともに、デコーダ回
路311とデコーダ回路312との合成抵抗値を同等に
できるため、生成される2階調の速度差を低減すること
ができる。
基板・ソース間電圧(VBS)により、しきい値電圧(V
th)が正の方向に変化し、それにより、ドレイン電流
(IDS)が減少する。即ち、MOSトランジスタの抵抗
が増大する。
回路278では、基板・ソース間電圧(VBS)が同等と
なる階調電圧(図34では、V16(またはV18)、
V15(またはV17)の階調電圧)を境にして、PM
OSトランジスタ領域と、NMOSトランジスタ領域と
に分離するようにしている。これにより、図34に示す
高電圧用デコーダ回路278では、デコーダ回路を構成
するMOSトランジスタにおける、基板バイアス効果に
よる抵抗の増加を抑制することができる。
バ130内の低電圧用デコーダ回路279の他の例の回
路構成を示す回路図である。図35に示す低電圧用デコ
ーダ回路279は、図34に示す高電圧用デコーダ回路
278と同様な回路構成としたものである。しかしなが
ら、低電圧用デコーダ回路279では、基板・ソース間
電圧(VBS)が同等となる階調電圧(図34では、V1
6(またはV18)、V15(またはV17)の階調電
圧)を境にして、PMOSトランジスタ領域と、NMO
Sトランジスタ領域とを分離する際に、PMOSトラン
ジスタ領域と、NMOSトランジスタ領域とが、高電圧
用デコーダ回路278と反対になっている。但し、各電
圧は、V1>V2>V3‥‥‥>V32>V33とす
る。
ド回路301を構成する各MOSトランジスタは、高耐
圧MOSトランジスタで構成されるか、あるいは、ゲー
ト電極電極部のみ高耐圧構造としたMOSトランジスタ
で構成される。さらに、デコード回路301の低ビット
側のMOSトランジスタは、ドレイン・ソース間耐圧が
低いMOSトランジスタを使用することができ、この場
合には、デコーダ回路301部分のサイズをより小さく
することが可能となる。
回路278に使用される第2階調電圧生成回路303の
回路構成の一例を示す回路図である。図36に示す第2
階調電圧生成回路303において、コンデンサ(Co
1)とコンデンサ(Co2)との容量値は同一、コンデ
ンサ(Co3)の容量値は、コンデンサ(Co1)の容
量値の2倍の容量値、コンデンサ(Co4)の容量値
は、コンデンサ(Co1)の容量値の4倍の容量値とさ
れる。また、各スイッチ制御回路(SG1〜SG3)
は、ナンド回路(NAND)、アンド回路(AND)、
およびノア回路(NOR)を備える。表2に、このナン
ド回路(NAND)、アンド回路(AND)、およびノ
ア回路(NOR)の真理値表を示す。
ると、スイッチ素子(SS1)はオン、また、ノア回路
(NOR)の出力はLレベルとなり、各スイッチ素子
(S02,S12,S22)はオンとなる。
K)はHレベルであり、ナンド回路(NAND)の出力
はHレベルとなり、各スイッチ素子(S01,S11,
S21)はオフとなる。これにより、各コンデンサ(C
o1〜Co4)の両端は端子(P2)に接続されるの
で、各コンデンサ(Co1〜Co4)は充放電されて、
その電位差が0ボルトの状態にされる。
ルで、タイミングパルス(/TCK)がLレベルになる
と、表示データの下位3ビット(D0〜D2)のそれぞ
れのビット値に応じて、各スイッチ素子(S01,S0
2,S11,S12,S21,S22)は、オンあるい
はオフとされる。
(Va)、端子(P2)の階調電圧を(Vb)とする
と、この第2階調電圧生成回路302から、Va+1/
8Δ、Va+2/8Δ、…Vb(Va+8/8Δ)の階
調電圧が出力される。
ンデンサに代えて抵抗を使用することも可能であるが、
この場合には、高抵抗値の抵抗を使用し、さらに、各抵
抗の抵抗値の大小関係は、コンデンサと逆にする必要が
ある。
路303において、コンデンサに代えて抵抗を使用する
場合、コンデンサ(C1)およびコンデンサ(C3)と
置換される抵抗の抵抗値は、コンデンサ(C2)と置換
される抵抗の抵抗値の2倍の抵抗値とする必要がある。
液晶表示モジュールは、ドレインドライバ130内の高
電圧用アンプ回路271および低電圧用アンプ回路27
2として反転増幅回路を用いる点で、前記実施の形態2
の液晶表示モジュールと相違する。以下、本実施の形態
のドレインドライバ130について、前記実施の形態2
との相違点を中心に説明する。図37は、図31に示す
高電圧用デコーダ回路278、および図31に示す高電
圧用デコーダ回路278と同様の回路構成の低電圧用デ
コーダ回路279を使用した場合の、本実施の形態3の
液晶表示モジュールのドレインドライバ130内の出力
段の概略構成を示す図である。同図において、高電圧用
アンプ回路271には前記図15に示す差動増幅回路
が、また、低電圧用アンプ回路272には前記図14に
示す差動増幅回路が使用される。図38は、図37に示
す高電圧用アンプ回路271、または低電圧用アンプ回
路272の一つと、その入力段に接続されるスイッチド
キャパシタ回路313とを示す図である。図38に示す
ように、オペアンプ(OP2)の反転入力端子(−)と
出力端子との間にはスイッチ回路(SWA01)とコン
デンサ(CA1)の並列回路が接続され、また、オペア
ンプ(OP2)の反転入力端子(−)には、各コンデン
サ(CA2〜CA4)の一方の端子が接続される。この
各コンデンサ(CA2〜CA4)の他方の端子には、各
スイッチ回路(SWA11〜SWA31)を介して、互
いに隣接する第1階調電圧の一つ、即ち、図31に示す
端子(P1)に出力される第1階調電圧(Va)が、ま
た、各スイッチ回路(SWA12〜SWA32)を介し
て、互いに隣接する第1階調電圧の一つ、即ち、図31
に示す端子(P2)に出力される第1階調電圧(Vb)
が印加される。さらに、オペアンプ(OP2)の非反転
入力端子(+)には、互いに隣接する第1階調電圧の一
つ(図31に示す端子(P2)に出力される第1階調電
圧(Vb))が印加される。ここで、コンデンサ(CA
2)とコンデンサ(CA4)との容量値は同一に、コン
デンサ(CA3)の容量値は、コンデンサ(CA2)の
容量値の2倍の容量値、コンデンサ(CA1)の容量値
は、コンデンサ(CA2)の容量値の4倍の容量値とさ
れる。
に、スイッチ回路(SWA01)およびスイッチ回路
(SWA11〜SWA31)がオン、スイッチ回路(S
WA12〜SWA32)がオフとなる。この状態では、
コンデンサ(CA1)がリセットされ、また、オペアン
プ(OP2)はボルテージホロワ回路を構成し、オペア
ンプ(OP2)の出力端子および反転入力端子(−)の
電位は第1階調電圧(Vb)となるので、各コンデンサ
(CA2〜CA4)は、(Vb−Va=ΔV)の電圧に
充電される。また、通常の状態では、スイッチ回路(S
WA01)がオフとなり、また、スイッチ回路(SWA
11〜SWA31)およびスイッチ回路(SWA12〜
SWA32)は、所定の組み合わせにしたがってオンあ
るいはオフとなる。これにより、Vaの第1階調電圧が
第1階調電圧(Vb)を基準にして反転増幅され、オペ
アンプ(OP2)の出力端子から、Vb+Va,Vb+
Va+1/4ΔV,Vb+Va+1/2ΔV,Vb+V
a+3/4ΔVの電圧が出力される。
液晶表示モジュールは、電源回路120より負極性の階
調基準電圧(V”5〜V”9)をドレインドライバ13
0に出力し、また、ドレインドライバ130において、
この負極性の階調基準電圧(V”5〜V”9)から負極
性の32階調の階調電圧を生成し、さらに、高電圧用ア
ンプ回路271として反転増幅回路を用い、前記負極性
の階調電圧を反転増幅回路で反転増幅して正極性の階調
電圧をドレイン信号線(D)に印加するようにした点
で、前記実施の形態1の液晶表示モジュールと相違す
る。以下、本実施の形態のドレインドライバ130につ
いて、前記実施の形態1との相違点を中心に説明する。
図39は、本実施の形態3の液晶表示モジュールのドレ
インドライバ130内の出力段の概略構成を示す図であ
る。同図において、高電圧用アンプ回路271には前記
図15に示す差動増幅回路が、また、低電圧用アンプ回
路272には前記図14に示す差動増幅回路が使用され
る。本実施の形態の高電圧用アンプ回路271では、オ
ペアンプ(OP3)は反転増幅回路を構成する。そのた
め、このオペアンプ(OP3)の入力段には、図6に示
す高電圧用デコーダ回路278に代えて、図6に示す低
電圧用デコーダ回路279が接続される。即ち、本実施
の形態では、図6に示すデコーダ部261は、全て低電
圧用デコーダ回路279が使用される。それに伴い、図
示していないが、本実施の形態では、電源回路120内
の正電圧生成回路121、およびドレインドライバ13
0内の正極性階調電圧生成回路151aは必要ではな
い。
3)の反転入力端子(−)と出力端子との間には、スイ
ッチ回路(SWB1)とコンデンサ(CB1)の並列回
路が接続され、また、オペアンプ(OP3)の反転入力
端子(−)には、コンデンサ(CB2)の一方の端子が
接続される。コンデンサ(CB2)の他方の端子には、
スイッチ(SWB3)を介して低電圧用デコーダ回路2
72からの階調電圧が、また、スイッチ(SWB2)を
介して基準電位(Vref)が印加される。さらに、オ
ペアンプ(OP3)の非反転入力端子(+)には基準電
位(Vref)が印加される。ここで、この基準電位
(Vref)は、コモン電極(ITO2)に印加される
液晶駆動電圧(Vcom)の電位でもある。
スイッチ回路(SWB1)およびスイッチ回路(SWB
2)がオン、スイッチ回路(SWB3)がオフとなる。
この状態では、オペアンプ(OP3)はボルテージホロ
ワ回路を構成し、オペアンプ(OP3)の出力端子およ
び反転入力端子の電位は基準電位(Vref)となり、
また、コンデンサ(CB2)の他方の端子にも、基準電
位(Vref)が印加されるので、コンデンサ(CB
1)およびコンデンサ(CB2)はリセットされる。ま
た、通常の状態では、スイッチ回路(SWB1)および
スイッチ回路(SWB2)がオフ、スイッチ回路(SW
B3)がオンとなり、コンデンサ(CA2)を介して入
力される負極性の階調電圧は、基準電位(Vref)を
基準にして反転増幅され、オペアンプ(OP3)の出力
端子から正極性の階調電圧が出力される。本実施の形態
では、図6に示す高電圧用デコーダ回路271に代え
て、図6に示す低電圧用デコーダ回路272が使用さ
れ、さらに、電源回路120内の正電圧生成回路12
1、およびドレインドライバ130内の正極性階調電圧
生成回路151aが不要となるので、構成が簡略化する
ことが可能となる。
液晶表示モジュールは、高電圧用アンプ回路271およ
び低電圧用アンプ回路272として、単一のアンプ回路
273を使用する点で、前記実施の形態1と相違する。
以下、本実施の形態のドレインドライバ130につい
て、前記実施の形態1との相違点を中心に説明する。図
40は、本実施の形態3の液晶表示モジュールのドレイ
ンドライバ130内の出力段の概略構成を示す図であ
る。同図において、273は負極性および正極性の階調
電圧を出力する単一のアンプ回路であり、本実施の形態
では、このアンプ回路273から負極性および正極性の
階調電圧を出力する。したがって、このアンプ回路27
3には、高電圧用デコーダ回路278で選択された正極
性の階調電圧、あるいは負電圧用デコーダ回路279で
選択された負極性の階調電圧を入力する必要がある。そ
れに伴い、図41に示すように、本実施の形態では、ス
イッチ部(2)264は、デコーダ部261とアンプ回
路対263との間に設ける必要がある。
に使用される差動増幅回路の一例の回路構成を示す図で
ある。図42に示すアンプ回路273において、●はス
イッチングトランジスタを示し、図面中でAと添え書き
記載されている●は制御信号(A)でオンするスイチン
グトランジスタを、Bと添え書き記載されている●は制
御信号(B)でオンするスイチングトランジスタを示し
ている。図42に示すアンプ回路273は、出力段をプ
ッシュプル構成とし、それにより、単一のアンプ回路
で、負極性および正極性の階調電圧を出力することを可
能としている。また、図42に示すアンプ回路273
は、電流(I1,I2)がオフの時でも、電流(I
1’,I2’)を流すことができるので、ダイナミック
レンジが広いという特性を有している。
(D)毎に単一のアンプ回路から負極性および正極性の
階調電圧を出力するようにされており、各画素の輝度
は、コモン電極(ITO2)に印加されるコモン電位
(Vcom)からの電位で決定されるため、正極性の階
調電圧(VH)とコモン電極(ITO2)の電位(Vc
om)との間の電圧(|VH−Vcom|)と、負極性
の階調電圧(VL)とコモン電極(ITO2)の電位
(Vcom)との間の電圧(|VL−Vcom|)とが
等しい(|VH−Vcom|=|VL−Vcom|)場
合であれば、縦筋の問題はないが、多くの場合、液晶層
の極性による対称性、あるいはゲートドライバ140の
カップリングにより、正極性の階調電圧(VH)と負極
性の階調電圧(VL)とは一致しないので、本実施の形
態においても本発明は有用である。
の液晶表示パネルに本発明を適用した実施の形態につい
て説明したが、これに限定されず、本発明は、図49に
示す横電界方式の液晶表示パネルにも適用可能である。
図43は、電界方式の液晶表示パネルの等価回路を示す
図である。図2または図3に示す縦電界方式の液晶表示
パネルでは、カラーフィルタ基板にコモン電極(ITO
2)が設けられるのに対して、横電界方式の液晶表示パ
ネルでは、TFT基板に対向電極(CT)、および対向
電極(CT)に駆動電圧(VCOM)を印加するための
対向電極信号線(CL)が設けられる。そのため、液晶
容量(Cpix)は、画素電極(PX)と対向電極(C
T)と間に等価的に接続される。また、画素電極(P
X)と対向電極(CT)と間には蓄積容量(Cstg)も
形成される。また、前記各実施の形態では、駆動方法と
してドット反転方式が適用される実施の形態について説
明したが、これに限定されず、本発明は、1ライン毎、
あるいは1フレーム毎に、画素電極(ITO1)および
コモン電極(ITO2)に印加する駆動電圧を反転する
コモン反転法にも適用可能である。
前記発明の実施の形態に基づき具体的に説明したが、本
発明は、前記発明の実施の形態に限定されるものではな
く、その要旨を逸脱しない範囲において種々変更可能で
あることは勿論である。
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。
ンプ回路のオフセット電圧により、液晶表示素子の表示
画面中に黒または白の縦筋が生じるのを防止して、液晶
表示素子に表示される表示画面の表示品質を向上させる
ことが可能となる。
モジュールの概略構成を示すブロック図である。
示す図である。
を示す図である。
反転法を使用した場合において、ドレインドライバから
ドレイン信号線(D)に出力される液晶駆動電圧の極性
を説明するための図である。
示すブロック図である。
ドライバの構成を説明するためのブロック図である。
の回路構成を示す回路図である。
用アンプ回路として使用されるボルテージホロワ回路を
示す回路図である。
ペアンプを構成する差動増幅回路の一例を示す回路図で
ある。
オペアンプを構成する差動増幅回路の一例を示す回路図
である。
慮したオペアンプの等価回路を示す図である。
よびオフセット電圧(Voff)がない場合に、ドレイ
ン信号線(D)に印加される液晶駆動電圧を説明するた
めの図である。
パネルに縦筋が生じる理由を説明するたの図である。
構成を示す回路図である。
構成を示す回路図である。
て、制御信号(A)がHレベルの場合の回路構成を示す
回路図である。
て、制御信号(B)がHレベルの場合の回路構成を示す
回路図である。
の構成を示す図である。
説明するためのタイミングチャートである。
(Voff)により液晶表示パネルに生じる縦筋が目立
たなくなる理由を説明するたの図である。
(Voff)により液晶表示パネルに生じる縦筋が目立
たなくなる理由を説明するたの図である。
(Voff)により液晶表示パネルに生じる縦筋が目立
たなくなる理由を説明するたの図である。
回路の要部回路構成を示すブロック図である。
示す回路図である。
するためのタイミングチャートである。
路構成を示す回路図である。
作を説明するためのタイミングチャートである。
ためのタイミングチャートである。
回路図である。
圧用デコーダ回路および低電圧用デコーダ回路の回路構
成を示す回路図である。
圧用デコーダ回路の一例の回路構成を示す回路図であ
る。
説明するための図である。
の構成を示す図である。
圧用デコーダ回路の他の例の回路構成を示す回路図であ
る。
圧用デコーダ回路の他の例の回路構成を示す回路図であ
る。
使用される第2階調電圧生成回路の一例を示す図であ
る。
の構成を示す図である。
電圧用アンプ回路の一つと、その入力段に接続されるス
イッチドキャパシタ回路とを示す図である。
の構成を示す図である。
の構成を示す図である。
ドレインドライバの構成を説明するためのブロック図で
ある。
幅回路の一例の回路構成を示す回路図である。
図である。
ンタフェース部、110…表示制御装置、120…電源
回路、121,122…電圧生成回路、123…コモン
電極電圧生成回路、124…ゲート電極電圧生成回路、
130…ドレインドライバ、131,132,134,
135,141,142…信号線、133…表示データ
のバスライン、140…ゲートドライバ、151a,1
51b…階調電圧生成回路、152…制御回路、153
…シフトレジスタ回路、154…入力レジスタ回路、1
55…ストレージレジスタ回路、156…レベルシフト
回路、157…出力回路、158a,158b…電圧バ
スライン、261…デコーダ部、262,264…スイ
ッチ部、263…アンプ回路対、265…データラッチ
部、271…高電圧用アンプ回路、272…低電圧用ア
ンプ回路、273…高電圧・低電圧用アンプ回路、27
8,279,301,311,312…デコーダ回路、
302…マルチプレクサ、303…第2階調電圧生成回
路、400…制御信号生成回路、401…PORN信号
生成回路、402…分圧回路、403…インバータ回路
群、410…フレーム認識信号生成回路、420…シフ
トクロックイネーブル信号生成回路、430…シフト用
クロック生成回路、440…パルス生成回路、450…
パルス選択回路、D…ドレイン信号線(映像信号線また
は垂直信号線)、G…ゲート信号線(走査信号線または
水平信号線)、ITO1,CX…画素電極、ITO2…
コモン電極、CT…対向電極、CL…対向電極信号線、
TFT…薄膜トランジスタ、CLC,Cpix…液晶容量、
CSTG…保持容量、CADD…付加容量、Cstg…蓄積容
量、S,SWA,SWB…スイッチ素子、PM,PA,
PB,…PMOSトランジスタ、NM,NA,NB,…
NMOSトランジスタ、C,Co,CA,CB…コンデ
ンサ、SG1〜SG3…スチッチ制御回路、NAND…
ナンド回路、AND…アンド回路、NOR…ノア回路、
INV…インバータ、OP…オペアンプ、F…フリップ
・フロップ回路、EXOR…排他的論理和回路。
Claims (8)
- 【請求項1】 複数の映像信号線により表示データに対
応する映像信号電圧が印加される複数の画素を有する液
晶表示素子と、表示データに対応する映像信号電圧を各
映像信号線に供給する映像信号線駆動手段とを具備する
液晶表示装置であって、 前記映像信号線駆動手段は、入力される入力映像信号を
増幅して表示データに対応する映像信号電圧を各映像信
号線に出力する複数のアンプ回路を有する液晶表示装置
の駆動方法において、 前記各アンプ回路から、所定周期毎に、入力映像信号に
オフセット電圧が加算された映像信号電圧、あるいは、
入力映像信号からオフセット電圧が減算された映像信号
電圧を、交互に各映像信号線に出力することを特徴とす
る液晶表示装置の駆動方法。 - 【請求項2】 前記各アンプ回路から、nフレーム毎
に、入力映像信号にオフセット電圧が加算された映像信
号電圧、あるいは、入力映像信号からオフセット電圧が
減算された映像信号電圧を、交互に出力することを特徴
とする請求項1に記載の液晶表示装置の駆動方法。 - 【請求項3】 前記各アンプ回路から、各フレーム内で
nライン毎、かつ、nフレーム毎に、入力映像信号にオ
フセット電圧が加算された映像信号電圧、あるいは、入
力映像信号からオフセット電圧が減算された映像信号電
圧を、交互に出力することを特徴とする請求項1に記載
の液晶表示装置の駆動方法。 - 【請求項4】 前記各アンプ回路に入力される任意の一
対の入力映像信号を交互に切り替えることを特徴とする
請求項1ないし請求項3のいずれか1項に記載の液晶表
示装置の駆動方法。 - 【請求項5】 前記複数のアンプ回路は、一対が正極性
の映像信号電圧を出力する第1のアンプ回路と、負極性
の映像信号電圧を出力する第2のアンプ回路とで構成さ
れる複数対のアンプ回路対で構成されることを特徴とす
る請求項1ないし請求項4のいずれか1項に記載の液晶
表示装置の駆動方法。 - 【請求項6】 前記各アンプ回路対に入力される任意の
一対の入力映像信号を交互に切り替え、前記各アンプ回
路対から出力される映像信号電圧を、前記任意の一対の
入力映像信号の切り替えに応じて交互に切り替えること
を特徴とする請求項5に記載の液晶表示装置の駆動方
法。 - 【請求項7】 前記各アンプ回路は、ボルテージホロワ
回路で構成されることを特徴とする請求項1ないし請求
項6のいずれか1項に記載の液晶表示装置の駆動方法。 - 【請求項8】 前記各アンプ回路対は、ボルテージホロ
ワ回路と反転増幅回路とで構成されることを特徴とする
請求項5または請求項6に記載の液晶表示装置の駆動方
法。
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