JPH11218560A - Inspection circuit - Google Patents
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- JPH11218560A JPH11218560A JP10021184A JP2118498A JPH11218560A JP H11218560 A JPH11218560 A JP H11218560A JP 10021184 A JP10021184 A JP 10021184A JP 2118498 A JP2118498 A JP 2118498A JP H11218560 A JPH11218560 A JP H11218560A
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Abstract
Description
【0001】[0001]
【発明の属する技術分野】本発明は検査回路に係り、と
くに集積回路の外部入出力端子を順次走査するようにテ
ストデータの入出力を行なうようにした検査回路に関す
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a test circuit, and more particularly to a test circuit for inputting / outputting test data so as to sequentially scan external input / output terminals of an integrated circuit.
【0002】[0002]
【従来の技術】集積回路(IC)を含む電子回路装置に
おいては、集積回路それ自身の検査や、この集積回路と
外部ロジックとの接続の検査等を行なうために、バウン
ダリスキャンテストの機能を備えるようにしている。バ
ウンダリスキャンテストはLSI、ASIC等の集積回
路の総ての外部入出力端子を順次走査するようにテスト
データの入出力を行なうものである。2. Description of the Related Art An electronic circuit device including an integrated circuit (IC) is provided with a boundary scan test function for inspecting the integrated circuit itself and inspecting the connection between the integrated circuit and external logic. Like that. The boundary scan test inputs and outputs test data so as to sequentially scan all external input / output terminals of an integrated circuit such as an LSI and an ASIC.
【0003】従ってこのような方法によるテストを行な
うことができるようにするためには、回路基板上の必要
とするデバイスがこのテスト手法をサポートする必要が
ある。なおこのようなバウンダリスキャンテストの機能
を採用すると、制御線を含めた数本の専用線を必要とす
ることになる。そしてこのようなテストによって、上述
の如くICのデバイス自身の検証の他に、ICと外部ロ
ジックとの接続検証を行なうことが可能になる。Therefore, in order to be able to perform a test by such a method, a necessary device on a circuit board needs to support this test method. When such a function of the boundary scan test is employed, several dedicated lines including a control line are required. Such a test makes it possible to verify the connection between the IC and the external logic, in addition to verifying the IC device itself as described above.
【0004】バウンダリスキャンテスト機能を有するバ
ウンダリスキャン対応デバイスは、デバイス本来の機能
を行なうための内部ロジックの他にTAP(テストアク
セスポート)コントローラによって構成されるテストロ
ジックをも内蔵することになる。そしてこの制御線を外
部のホストコンピュータから制御することにより、バウ
ンダリスキャンテストが実施されることになる。A boundary scan compatible device having a boundary scan test function incorporates a test logic constituted by a TAP (test access port) controller in addition to internal logic for performing the original function of the device. By controlling this control line from an external host computer, a boundary scan test is performed.
【0005】図8は回路基板1上にバウンダリスキャン
対応デバイスから成るIC2、3をそれぞれマウントし
た構成を示している。これらのIC2、3はそれぞれ対
応する機能を行なうための内部ロジック4の他に、TA
Pコントローラ5が設けられている。従ってその制御線
を外部のホストコンピュータ7から制御することによ
り、バウンダリスキャンテストが実施されることにな
り、これによってIC2、3の検査や、これらのIC
2、3と外部のロジックとの接続の検査が行なわれるこ
とになる。FIG. 8 shows a configuration in which ICs 2 and 3 composed of boundary scan compatible devices are mounted on a circuit board 1, respectively. These ICs 2 and 3 each have a TA 4 in addition to the internal logic 4 for performing the corresponding function.
A P controller 5 is provided. Therefore, by controlling the control line from the external host computer 7, the boundary scan test is performed, whereby the inspection of the ICs 2 and 3 and those ICs are performed.
Inspection of the connection between 2, 3 and the external logic is performed.
【0006】[0006]
【発明が解決しようとする課題】最近開発された新しい
ICデバイスの多くはTAPコントローラを内蔵してお
り、バウンダリスキャンテストの機能を有するものが多
い。ところが既存のICデバイスにはこのような機能が
付いていないものがある。このようなICデバイスにつ
いては、回路基板上にテストピンと接触するテスト用ラ
ンドを設置してバウンダリスキャンテスト機能をエミュ
レートする方法が採用されている。ところがICのピン
の数が多くなると、これに伴って回路基板上のテストピ
ンと接続されるランドの面積の和が大きくなり、このよ
うなランドによって高密度実装が妨げられるという問題
がある。Most of the recently developed new IC devices have a built-in TAP controller and many have a boundary scan test function. However, some existing IC devices do not have such a function. For such an IC device, a method of emulating a boundary scan test function by providing a test land in contact with a test pin on a circuit board is adopted. However, as the number of pins of the IC increases, the sum of the areas of the lands connected to the test pins on the circuit board increases, and there is a problem that such lands prevent high-density mounting.
【0007】回路基板上にテストピン用ランドを設ける
代りに、検査用IC6を用いてバウンダリスキャンテス
ト機能を付加する方法がある。この方法が図9に示され
ている。すなわち内部ロジック2のみを有し、バウンダ
リスキャンテスト機能を有しないIC2については、こ
のようなIC2に対応するように検査用IC6を回路基
板1上にマウントするものである。[0007] Instead of providing test pin lands on a circuit board, there is a method of adding a boundary scan test function using an inspection IC 6. This method is shown in FIG. That is, for the IC 2 having only the internal logic 2 and not having the boundary scan test function, the inspection IC 6 is mounted on the circuit board 1 so as to correspond to the IC 2.
【0008】このようなIC6をマウントすることによ
って、IC2についてバウンダリスキャン機能を付加す
ることが可能になり、IC2の検査や、このIC2と外
部のロジックとの接続検査等を自動的に行なうことが可
能になる。なおこの場合における検査の方法は、ホスト
コンピュータ7を用いて制御線によってテストを行なう
ものであって、図8に示す構成の場合と同様である。By mounting such an IC 6, it becomes possible to add a boundary scan function to the IC 2, so that the inspection of the IC 2 and the connection inspection between the IC 2 and external logic can be performed automatically. Will be possible. The inspection method in this case is to perform a test using a control line using the host computer 7 and is the same as the case of the configuration shown in FIG.
【0009】図9に示すような構成によると、テストピ
ンと接触するランドを回路基板1上に設けることなくし
かも自動的にバウンダリスキャンテストが行なわれるよ
うな機能を付加できるようになる。ところがこのような
構成は、回路基板1上に内部ロジック4のみを有するI
C2に対応するように一対の検査用IC6を付加しなけ
ればならず、このようなIC6によって大きなスペース
を要するようになり、高密度実装が妨げられる。またI
Cの数が増えるために、電子回路のコストが増大する欠
点がある。According to the configuration shown in FIG. 9, it is possible to add a function of automatically performing a boundary scan test without providing a land in contact with a test pin on the circuit board 1. However, such a configuration has a structure in which only the internal logic 4 is provided on the circuit board 1.
A pair of inspection ICs 6 must be added so as to correspond to C2, and such an IC 6 requires a large space and prevents high-density mounting. Also I
There is a disadvantage that the cost of the electronic circuit increases because the number of C increases.
【0010】本発明はこのような問題点に鑑みてなされ
たものであって、検査機能を有しない集積回路に対し
て、そのパッケージの大きさ以上のスペースを要するこ
となくしかも検査機能を付加することを可能にした検査
回路を提供することを目的とする。SUMMARY OF THE INVENTION The present invention has been made in view of the above problems, and adds an inspection function to an integrated circuit having no inspection function without requiring a space larger than the size of the package. It is an object of the present invention to provide an inspection circuit which enables the above.
【0011】[0011]
【課題を解決するための手段】本発明は、集積回路の外
部入出力端子を順次走査するようにテストデータの入出
力を行なう検査回路において、検査機能をそれ自身が有
しない集積回路対してベアチップから成る検査用セルを
付加したことを特徴とする検査回路に関するものであ
る。SUMMARY OF THE INVENTION The present invention relates to a test circuit for inputting / outputting test data so as to sequentially scan external input / output terminals of an integrated circuit. The present invention relates to an inspection circuit characterized by adding an inspection cell comprising:
【0012】前記集積回路のパッケージとほぼ同じ大き
さの補助中間基板を具備し、該補助中間基板を介して前
記集積回路を前記回路基板にマウントするとともに、前
記補助中間基板上に前記検査用セルをマウントしてよ
い。また前記集積回路と前記補助中間基板との間に前記
検査用セルが位置するように前記補助中間基板上に前記
検査用セルがマウントされてよい。また前記集積回路と
前記回路基板との間に前記検査用セルが位置するように
前記補助中間基板上に前記検査用セルがマウントされて
よい。また前記集積回路の横に配列されるように前記検
査用セルが前記補助中間基板上にマウントされてよい。An auxiliary intermediate substrate having substantially the same size as a package of the integrated circuit is provided. The integrated circuit is mounted on the circuit substrate via the auxiliary intermediate substrate, and the inspection cell is mounted on the auxiliary intermediate substrate. May be mounted. Further, the inspection cell may be mounted on the auxiliary intermediate substrate such that the inspection cell is located between the integrated circuit and the auxiliary intermediate substrate. Further, the inspection cell may be mounted on the auxiliary intermediate substrate such that the inspection cell is located between the integrated circuit and the circuit board. Further, the inspection cell may be mounted on the auxiliary intermediate substrate so as to be arranged beside the integrated circuit.
【0013】前記集積回路のパッケージ上に前記検査用
セルがマウントされてよい。また前記検査用セルによっ
てバウンダリスキャン回路が形成されてよい。[0013] The inspection cell may be mounted on a package of the integrated circuit. A boundary scan circuit may be formed by the test cell.
【0014】本発明の好ましい態様によれば、バウンダ
リスキャン回路が付いていないICから成る集積回路に
対して、回路基板の大きさおよびICのサイズを大きく
することなく回路基板上のアナログ素子および/または
デジタル素子の検査をできるようにするものであって、
バウンダリスキャンテストに対応していない集積回路、
例えばLSIの外部にバウンダリスキャンテスト機能専
用のICを同じパッケージサイズに追加配置することに
ある。ここで追加されたICを使用して回路基板の検査
が行なわれる。とくにこの態様においては、追加配置さ
れるICを回路基板上に直接配置することなく、バウン
ダリスキャンテスト機能が付加される被対象のICと同
じ大きさのパッケージに作り直すことで、回路基板のサ
イズを大きくしないことを特徴とする。According to a preferred embodiment of the present invention, for an integrated circuit comprising an IC without a boundary scan circuit, an analog element and / or an analog circuit on a circuit board can be provided without increasing the size of the circuit board and the size of the IC. Or to enable the inspection of digital elements,
Integrated circuits that do not support boundary scan testing,
For example, an IC dedicated to the boundary scan test function is additionally arranged outside the LSI in the same package size. The circuit board is inspected using the added IC. In particular, in this embodiment, the size of the circuit board is reduced by re-creating the IC to be added to the package having the same size as the target IC to which the boundary scan test function is added without directly arranging the IC to be additionally arranged on the circuit board. It is characterized by not increasing.
【0015】とくに既存のASIC、LSI、ロジッ
ク、アナログIC等の既存のICデバイス、またはその
他の能動部品や受動部品、電源部品にバウンダリスキャ
ンテスト機能を付加し、しかもそのときのデバイスおよ
び部品サイズが元のデバイスおよび部品サイズと同じに
することができるようにしたパッケージング技術を含む
ものである。従って回路基板のサイズが大きくならず、
このためにこのような回路基板が搭載される機器の筐体
の設計を変更する必要がなくなる。またこのような回路
を応用して、バウンダリスキャンテスト機能が最初から
付いているICと組合わせて、回路基板を基板単体でか
つ高速にほとんど100%の検査が可能になる。In particular, a boundary scan test function is added to an existing IC device such as an existing ASIC, LSI, logic, analog IC, or other active components, passive components, and power supply components. Includes packaging technology that allows it to be the same as the original device and component size. Therefore, the size of the circuit board does not increase,
Therefore, it is not necessary to change the design of the housing of the device on which such a circuit board is mounted. In addition, by applying such a circuit, in combination with an IC having a boundary scan test function from the beginning, almost 100% inspection can be performed on a circuit board by itself and at high speed.
【0016】また本発明の別の好ましい態様において
は、既存のICのデバイスを変更せずにそのまま利用
し、このICデバイスと同じ大きさのパッケージ上に、
上記ICデバイスのピン数と追加する制御ピンの数の和
に相当する数のバウンダリスキャンセルを搭載するよう
にしたものである。ここでバウンダリスキャンテスト機
能を付加するために、回路基板上には必要に応じて数本
の配線が追加される。In another preferred embodiment of the present invention, an existing IC device is used without modification, and is mounted on a package of the same size as the IC device.
The number of boundary scan cells corresponding to the sum of the number of pins of the IC device and the number of control pins to be added is mounted. Here, in order to add a boundary scan test function, several wires are added as necessary on the circuit board.
【0017】[0017]
【発明の実施の形態】図1は本発明の一実施の形態に係
るバウンダリスキャンテスト機能を有する電子回路を示
している。この電子回路は回路基板11上にマウントさ
れるようになっている。すなわち回路基板11上にはバ
ウンダリスキャン機能を有するIC12がマウントされ
るとともに、インタポーザ基板から成る補助中間基板1
3がマウントされている。そしてこの補助中間基板上に
バウンダリスキャンテスト機能を有しないIC14がマ
ウントされるようになっている。そしてこのIC14に
対してバウンダリスキャンテスト機能を付加するための
バウンダリスキャンセル15、16が補助中間基板13
上にIC14とともにマウントされるようになってお
り、これらが互いに所定の配線によって接続されるよう
になっている。なおバウンダリスキャンセル15、16
はそれぞれTAPコントローラ17を備えている。FIG. 1 shows an electronic circuit having a boundary scan test function according to an embodiment of the present invention. This electronic circuit is mounted on a circuit board 11. That is, the IC 12 having the boundary scan function is mounted on the circuit board 11 and the auxiliary intermediate board 1 made of an interposer board is mounted.
3 is mounted. Then, an IC 14 having no boundary scan test function is mounted on the auxiliary intermediate substrate. Boundary scan cells 15 and 16 for adding a boundary scan test function to the IC 14 are provided on the auxiliary intermediate substrate 13.
It is mounted together with the IC 14, and these are connected to each other by a predetermined wiring. Boundary scan cells 15, 16
Are each provided with a TAP controller 17.
【0018】図2はこのような回路基板11上における
IC14とバウンダリスキャンセル15、16とのマウ
ントの状態を示している。すなわち回路基板11上には
補助中間基板13を介してIC14とバウンダリスキャ
ンセル15,16とがそれぞれマウントされるようにな
っている。FIG. 2 shows a mounting state of the IC 14 and the boundary scan cells 15 and 16 on such a circuit board 11. That is, the IC 14 and the boundary scan cells 15 and 16 are mounted on the circuit board 11 via the auxiliary intermediate board 13.
【0019】ここでIC14のリード23はインタポー
ザ基板13の配線パターン24に半田付けされるととも
に、補助中間基板13の下面に形成されている配線パタ
ーン25が半田ボール26を介して回路基板11上の配
線パターン27に接続されるようになっている。これに
対してバウンダリスキャンセル15、16は半田ボール
29を介してインタポーザ基板13の上面の配線パター
ン30に接続されるようになっている。すなわちここで
はIC14とインタポーザ基板13との間に上記バウン
ダリスキャンセル15、16が位置するようになってい
る。なおバウンダリスキャンテスト機能を有するIC1
2は例えば図7に示すように、そのリード23が回路基
板11上の配線パターン24に直接半田付けされて接続
されている。Here, the leads 23 of the IC 14 are soldered to the wiring pattern 24 of the interposer substrate 13, and the wiring pattern 25 formed on the lower surface of the auxiliary intermediate substrate 13 is connected to the circuit board 11 through the solder balls 26. The connection is made to the wiring pattern 27. On the other hand, the boundary scan cells 15 and 16 are connected to the wiring pattern 30 on the upper surface of the interposer substrate 13 via the solder balls 29. That is, here, the boundary scan cells 15 and 16 are located between the IC 14 and the interposer substrate 13. Note that IC1 having a boundary scan test function
7, the lead 23 is directly soldered and connected to the wiring pattern 24 on the circuit board 11, as shown in FIG.
【0020】このように本実施の形態においては、バウ
ンダリスキャンテスト機能を有するIC12については
そのままのパッケージで従来と同様にマウントする。ま
たバウンダリスキャン機能を有しないIC14について
も、パッケージをそのまま使用することになる。またバ
ウンダリスキャンセル15、16についてはパッケージ
を有しないベアチップを利用するようにしている。そし
てバウンダリスキャン機能を有しないIC14とバウン
ダリスキャンセル15、16については、CSPまたは
BGAのようなインタポーザ基板13を使用するように
しており、バウンダリスキャンセル15、16をインタ
ポーザ基板13の上面に実装するようにし、これによっ
てバウンダリスキャンセル15,16を付加しても回路
基板11上におけるスペースが元のIC14の大きさと
同じスペースしか使用しないようにしている。またここ
ではバウンダリスキャンセル15、16がIC14とイ
ンタポーザ基板13との間に配置されるようにしてい
る。As described above, in the present embodiment, the IC 12 having the boundary scan test function is mounted in the same package as in the conventional case. Also, the package is used as it is for the IC 14 having no boundary scan function. For the boundary scan cells 15 and 16, a bare chip having no package is used. The interposer substrate 13 such as a CSP or BGA is used for the IC 14 having no boundary scan function and the boundary scan cells 15 and 16, and the boundary scan cells 15 and 16 are mounted on the upper surface of the interposer substrate 13. As a result, even if the boundary scan cells 15 and 16 are added, the space on the circuit board 11 uses only the same space as the original size of the IC 14. Here, the boundary scan cells 15 and 16 are arranged between the IC 14 and the interposer substrate 13.
【0021】図1に示すような構成の電子回路の検査を
行なう場合には、外部のホストコンピュータ18からバ
ウンダリスキャンセル15、16を用いてIC14の総
ての外部入出力端子を順次走査するようにテストデータ
の入出力を行なう。このようなテストによって、IC1
4それ自身の検査と、IC14と外部ロジックとの接続
テスト等を行なうことが可能になる。すなわち制御線を
外部ホストコンピュータ18から制御することによりバ
ウンダリスキャンテストが実施されることになる。When an electronic circuit having the structure shown in FIG. 1 is to be inspected, all external input / output terminals of the IC 14 are sequentially scanned from an external host computer 18 using boundary scan cells 15 and 16. Input and output test data. By such a test, IC1
4 It is possible to perform an inspection of itself and a connection test between the IC 14 and external logic. That is, the boundary scan test is performed by controlling the control lines from the external host computer 18.
【0022】一般に回路基板11上の回路の検査は、1
00%の検査ができないと、人手による検査工程を設定
する必要があり、これによって1枚の回路基板の検査時
間が非常に長くなる。また人手による検査工程を挿入す
ると、確実に不良を検出することが必ずしもできず、不
良原因の究明にも時間を多く要する問題がある。In general, the inspection of the circuit on the circuit board 11
If the test cannot be performed at a rate of 00%, it is necessary to set an inspection process by hand, which significantly increases the inspection time for one circuit board. In addition, if a manual inspection process is inserted, it is not always possible to reliably detect a defect, and there is a problem that it takes much time to find the cause of the defect.
【0023】従来は回路基板上のデバイスの接続部の検
査を実施するために、インサーキットテストを行なうよ
うにしており、あるいはまた非接触の電気的測定機器を
併用するようにしていた。このような従来の検査方法に
よると、回路基板上に各テストを実施するためのテスト
ランドを増設する必要があり、しかも専用治具が必要に
なる。このためにコストおよび測定時間が大きくなって
しまう問題がある。Conventionally, an in-circuit test has been performed or a non-contact electrical measuring device has been used in order to inspect a connection portion of a device on a circuit board. According to such a conventional inspection method, it is necessary to add test lands for performing each test on the circuit board, and a dedicated jig is required. For this reason, there is a problem that cost and measurement time increase.
【0024】また回路基板上に形成されるテストランド
の大きさも、プローブの先端部の直径との関係であまり
小さくすることができず、このことが回路基板の寸法を
小さくするのを妨げていた。一方でコンパクトな機器を
製作するためには、回路基板の寸法を小さくするととも
に、回路基板の検査時間の短縮によるコストダウンが要
求されており、とくに回路基板を100%検査可能にす
ることによって、信頼性の向上を図ることが要請され
る。Also, the size of the test land formed on the circuit board cannot be reduced so much in relation to the diameter of the tip of the probe, which has prevented the size of the circuit board from being reduced. . On the other hand, in order to manufacture compact equipment, it is required to reduce the size of the circuit board and reduce the cost by shortening the inspection time of the circuit board. In particular, by making the circuit board 100% inspectable, It is required to improve reliability.
【0025】上記実施の形態は、バウンダリスキャンテ
スト機能がないICデバイス14に、そのデバイスサイ
ズの大きさを大きくすることなく、ベアチップICから
成るバウンダリスキャンセル15、16を増設すること
によって、上記3つの要因を解決して小型でしかも信頼
性の高い電子回路を提供することを可能にしたものであ
る。またバウンダリスキャンセル15、16を付加して
も、もともとのICデバイス14のパッケージと同じス
ペースしか回路基板11上で面積をとらないために、回
路基板11の大きさが大きくならず、このためにこの回
路基板11を収納する電子機器の筐体の寸法を変更する
必要がなくなる。In the above embodiment, the boundary scan cells 15 and 16 composed of bare chip ICs are added to the IC device 14 without the boundary scan test function without increasing the device size. By solving these factors, it is possible to provide a small and highly reliable electronic circuit. Even if the boundary scan cells 15 and 16 are added, only the same space as the original package of the IC device 14 takes up an area on the circuit board 11, so that the size of the circuit board 11 does not increase. There is no need to change the dimensions of the housing of the electronic device that houses the circuit board 11.
【0026】次に別の実施の形態を図3によって説明す
る。この実施の形態は、ICデバイス14に対してバウ
ンダリスキャンテスト機能を付加するためのバウンダリ
スキャンセル15、16をインタポーザ基板13の上面
ではなく下面に配するようにしたものである。すなわち
バウンダリスキャンセル15、16がインタポーザ基板
から成る補助中間基板13の下面にマウントされてお
り、このためにバウンダリスキャンセル15、16はこ
の補助中間基板13と回路基板11との間に位置するこ
とになる。なおこのような構成によっても、回路構成は
図1と同様であって、図1と同様のバウンダリスキャン
テスト機能が付加される。Next, another embodiment will be described with reference to FIG. In this embodiment, boundary scan cells 15 and 16 for adding a boundary scan test function to an IC device 14 are arranged on the lower surface of the interposer substrate 13 instead of the upper surface. That is, the boundary scan cells 15 and 16 are mounted on the lower surface of the auxiliary intermediate substrate 13 made of an interposer substrate, so that the boundary scan cells 15 and 16 are located between the auxiliary intermediate substrate 13 and the circuit substrate 11. become. Note that, even with such a configuration, the circuit configuration is the same as that of FIG. 1, and the same boundary scan test function as that of FIG. 1 is added.
【0027】図4はさらに別の実施の形態を示してい
る。この実施の形態は、バウンダリスキャンテスト機能
を付加するためのバウンダリスキャンセル15、16を
補助中間基板13の上面であって回路基板11の横にリ
ード23と交錯しないようにマウントするようにしたも
のである。このような構成においても、回路が図1と同
じくなり、冒頭の実施の形態と同様の機能を発揮するこ
とが可能になる。FIG. 4 shows still another embodiment. In this embodiment, boundary scan cells 15 and 16 for adding a boundary scan test function are mounted on the upper surface of the auxiliary intermediate substrate 13 and beside the circuit board 11 so as not to cross the leads 23. It is. Even in such a configuration, the circuit is the same as in FIG. 1, and the same functions as those of the first embodiment can be exhibited.
【0028】図5はさらに別の実施の形態を示してい
る。この実施の形態は、補助中間基板13上にマウント
されたIC14であって、バウンダリスキャン機能を有
しないIC14のパッケージの上面にベアチップから成
るバウンダリスキャンセル15、16をそれぞれマウン
トするようにしたものである。従ってこの場合には、バ
ウンダリスキャンセル15、16を補助中間基板13上
にマウントする必要がなくなり、後からベアチップIC
15、16やバウンダリスキャンテスト機能を付加する
ためのICデバイス14のパッケージ上にマウントすれ
ばよい。FIG. 5 shows still another embodiment. In this embodiment, the boundary scan cells 15 and 16 each composed of a bare chip are mounted on the upper surface of the package of the IC 14 having no boundary scan function, which is mounted on the auxiliary intermediate substrate 13. is there. Therefore, in this case, there is no need to mount the boundary scan cells 15 and 16 on the auxiliary intermediate substrate 13, and the bare chip IC
What is necessary is just to mount it on the package of the IC device 14 for adding the boundary scan test function to the IC chip 15 and 16.
【0029】図6はさらに別の実施の形態を示してい
る。この実施の形態においては、インタポーザ基板から
成る補助中間基板13を省略するようにしたものであ
る。すなわち回路基板11上にIC12と同様にIC1
4を直接マウントするようにしており、そのリード23
を回路基板11上の配線パターン24に直接半田付けす
るようにしている。そしてIC14のパッケージ上にバ
ウンダリスキャンセル15、16をマウントするように
している。ここでバウンダリスキャンセル15、16の
電極が半田ボール29を介してIC14のパッケージ上
の配線パターン30に接続されるようになっている。従
ってこのような構成においても、ベアチップ15、16
によってIC14にバウンダリスキャンテスト機能が付
加され、回路基板11をホストコンピュータ18によっ
て100%検査することが可能になる。FIG. 6 shows still another embodiment. In this embodiment, the auxiliary intermediate substrate 13 composed of an interposer substrate is omitted. That is, like the IC 12, the IC 1
4 is directly mounted, and its lead 23
Is soldered directly to the wiring pattern 24 on the circuit board 11. The boundary scan cells 15 and 16 are mounted on the package of the IC 14. Here, the electrodes of the boundary scan cells 15 and 16 are connected to the wiring pattern 30 on the package of the IC 14 via the solder balls 29. Therefore, even in such a configuration, the bare chips 15, 16
As a result, a boundary scan test function is added to the IC 14, and the circuit board 11 can be inspected 100% by the host computer 18.
【0030】[0030]
【発明の効果】以上のように本発明は、集積回路の外部
入出力端子を順次走査するようにテストデータの入出力
を行なう検査回路において、検査機能をそれ自身が有し
ない集積回路対してベアチップから成る検査用セルを付
加したものである。As described above, the present invention relates to a test circuit for inputting / outputting test data so as to sequentially scan external input / output terminals of an integrated circuit. Is added to the test cell.
【0031】従って本発明によれば、ベアチップから成
る検査用セルの付加によって、集積回路の外部入出力端
子を順次走査するようにテストデータの入出力を行なっ
て検査を行なうことが可能になる。しかもベアチップか
ら成る検査用セルを付加しただけであるから、そのスペ
ースがほとんど増加することがない。Therefore, according to the present invention, the test can be performed by inputting / outputting test data so as to sequentially scan the external input / output terminals of the integrated circuit by adding a test cell composed of a bare chip. In addition, since only a test cell formed of a bare chip is added, the space hardly increases.
【0032】集積回路のパッケージとほぼ同じ大きさの
補助中間基板を具備し、この補助中間基板を介して集積
回路を回路基板にマウントするとともに、補助中間基板
上に検査用セルをマウントした構成によれば、補助中間
基板上の検査用セルによって検査機能が付加されること
になり、しかも回路基板上におけるスペースが増大する
ことがない。An auxiliary intermediate substrate having substantially the same size as the package of the integrated circuit is provided. The integrated circuit is mounted on the circuit substrate via the auxiliary intermediate substrate, and the inspection cell is mounted on the auxiliary intermediate substrate. According to this, the inspection function is added by the inspection cell on the auxiliary intermediate substrate, and the space on the circuit substrate does not increase.
【0033】集積回路と補助中間基板との間に検査用セ
ルが位置するように補助中間基板上に検査用セルがマウ
ントされるようにした構成によれば、この検査用セルに
よって検査機能が付加される。According to the configuration in which the inspection cell is mounted on the auxiliary intermediate substrate so that the inspection cell is located between the integrated circuit and the auxiliary intermediate substrate, an inspection function is added by the inspection cell. Is done.
【0034】集積回路と回路基板との間に検査用セルが
位置するように補助中間基板上に検査用セルがマウント
されるようにした構成によれば、この検査用セルによっ
て検査機能が付加される。According to the configuration in which the test cell is mounted on the auxiliary intermediate substrate so that the test cell is located between the integrated circuit and the circuit board, a test function is added by the test cell. You.
【0035】集積回路の横に配列されるように検査用セ
ルが補助中間基板上にマウントされるようにした構成に
よれば、この検査用セルによって検査機能が付加され
る。According to the configuration in which the test cells are mounted on the auxiliary intermediate substrate so as to be arranged beside the integrated circuit, a test function is added by the test cells.
【0036】集積回路のパッケージ上に検査用セルがマ
ウントされるようにした構成によれば、この検査用セル
によって検査機能が付加されるとともに、回路基板上に
おけるスペースの増大が防止される。According to the structure in which the test cell is mounted on the package of the integrated circuit, the test cell adds a test function and prevents an increase in space on the circuit board.
【0037】検査用セルによってバウンダリスキャン回
路が形成されるようにした構成によれば、このバウンダ
リスキャン回路によってバウンダリスキャンテストが可
能になる。According to the configuration in which the boundary scan circuit is formed by the test cells, the boundary scan circuit enables a boundary scan test.
【図1】検査回路の回路構成を示すブロック図である。FIG. 1 is a block diagram illustrating a circuit configuration of an inspection circuit.
【図2】ICとバウンダリスキャンセルのマウントを示
す縦断面図である。FIG. 2 is a longitudinal sectional view showing a mount of an IC and a boundary scan cell.
【図3】ICとバウンダリスキャンセルのマウントを示
す別の形態の縦断面図である。FIG. 3 is a longitudinal sectional view of another form showing a mount of an IC and a boundary scan cell.
【図4】ICとバウンダリスキャンセルのマウントを示
すさらに別の形態の縦断面図である。FIG. 4 is a longitudinal sectional view of still another embodiment showing a mount of an IC and a boundary scan cell.
【図5】ICとバウンダリスキャンセルのマウントを示
すさらに別の形態の縦断面図である。FIG. 5 is a longitudinal sectional view of still another embodiment showing the mount of the IC and the boundary scan cell.
【図6】ICとバウンダリスキャンセルのマウントを示
すさらに別の形態の縦断面図である。FIG. 6 is a longitudinal sectional view of still another embodiment showing the mount of the IC and the boundary scan cell.
【図7】バウンダリスキャンテスト機能を有するICの
マウントを示す縦断面図である。FIG. 7 is a longitudinal sectional view showing an IC mount having a boundary scan test function.
【図8】バウンダリスキャン機能を有するICをマウン
トした回路基板のブロック図である。FIG. 8 is a block diagram of a circuit board on which an IC having a boundary scan function is mounted.
【図9】バウンダリスキャン機能を有するICとバウン
ダリスキャン機能を有しないICとをマウントした回路
基板のブロック図である。FIG. 9 is a block diagram of a circuit board on which an IC having a boundary scan function and an IC having no boundary scan function are mounted.
1‥‥回路基板、2、3‥‥IC、4‥‥内部ロジッ
ク、5‥‥TAPコントローラ、6‥‥検査用IC、7
‥‥ホストコンピュータ、11‥‥回路基板、12‥‥
IC、13‥‥補助中間基板(インタポーザ基板)、1
4‥‥IC、15、16‥‥バウンダリスキャンセル、
17‥‥TAPコントローラ、18‥‥ホストコンピュ
ータ、23‥‥リード、24、25‥‥配線パターン、
26‥‥半田ボール、27‥‥配線パターン、29‥‥
半田ボール、30‥‥配線パターン1 circuit board, 2 3 IC, 4 internal logic, 5 TAP controller, 6 IC for inspection, 7
{Host computer, 11} Circuit board, 12}
IC, 13 ‥‥ auxiliary intermediate board (interposer board), 1
4 IC, 15, 16 Boundary scan,
17 ‥‥ TAP controller, 18 ‥‥ host computer, 23 ‥‥ lead, 24, 25 ‥‥ wiring pattern,
26 ‥‥ solder ball, 27 ‥‥ wiring pattern, 29 ‥‥
Solder ball, 30mm wiring pattern
Claims (7)
ようにテストデータの入出力を行なう検査回路におい
て、 検査機能をそれ自身が有しない集積回路対してベアチッ
プから成る検査用セルを付加したことを特徴とする検査
回路。1. A test circuit for inputting / outputting test data so as to sequentially scan external input / output terminals of an integrated circuit, wherein a test cell formed of a bare chip is added to an integrated circuit having no test function itself. An inspection circuit, characterized in that:
さの補助中間基板を具備し、該補助中間基板を介して前
記集積回路を前記回路基板にマウントするとともに、前
記補助中間基板上に前記検査用セルをマウントしたこと
を特徴とする請求項1に記載の検査回路。2. An auxiliary intermediate substrate having substantially the same size as a package of the integrated circuit, wherein the integrated circuit is mounted on the circuit substrate via the auxiliary intermediate substrate, and the inspection is performed on the auxiliary intermediate substrate. The inspection circuit according to claim 1, wherein a test cell is mounted.
前記検査用セルが位置するように前記補助中間基板上に
前記検査用セルがマウントされることを特徴とする請求
項2に記載の検査回路。3. The test cell according to claim 2, wherein the test cell is mounted on the auxiliary intermediate substrate so that the test cell is located between the integrated circuit and the auxiliary intermediate substrate. Inspection circuit.
検査用セルが位置するように前記補助中間基板上に前記
検査用セルがマウントされることを特徴とする請求項2
に記載の検査回路。4. The test cell is mounted on the auxiliary intermediate substrate such that the test cell is located between the integrated circuit and the circuit board.
The inspection circuit according to 1.
検査用セルが前記補助中間基板上にマウントされること
を特徴とする請求項2に記載の検査回路。5. The test circuit according to claim 2, wherein the test cells are mounted on the auxiliary intermediate substrate so as to be arranged beside the integrated circuit.
セルがマウントされることを特徴とする請求項1に記載
の検査回路。6. The inspection circuit according to claim 1, wherein the inspection cell is mounted on a package of the integrated circuit.
ン回路が形成されることを特徴とする請求項1に記載の
検査回路。7. The inspection circuit according to claim 1, wherein a boundary scan circuit is formed by the inspection cells.
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Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP02118498A JP4022698B2 (en) | 1998-02-02 | 1998-02-02 | Inspection circuit board |
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Application Number | Priority Date | Filing Date | Title |
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JP02118498A JP4022698B2 (en) | 1998-02-02 | 1998-02-02 | Inspection circuit board |
Publications (2)
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JPH11218560A true JPH11218560A (en) | 1999-08-10 |
JP4022698B2 JP4022698B2 (en) | 2007-12-19 |
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Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009229296A (en) * | 2008-03-24 | 2009-10-08 | Alps Electric Co Ltd | Magnetic sensor package |
US7613968B2 (en) | 2005-02-09 | 2009-11-03 | Fujitsu Microelectronics Limited | Device and method for JTAG test |
JP2014062925A (en) * | 2009-12-18 | 2014-04-10 | Tektronix Inc | Signal measurement device |
-
1998
- 1998-02-02 JP JP02118498A patent/JP4022698B2/en not_active Expired - Fee Related
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JP2009229296A (en) * | 2008-03-24 | 2009-10-08 | Alps Electric Co Ltd | Magnetic sensor package |
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JP4022698B2 (en) | 2007-12-19 |
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