JPH11195786A

JPH11195786A - 半導体装置および半導体装置の製造方法

Info

Publication number: JPH11195786A
Application number: JP10000360A
Authority: JP
Inventors: Takashi Yoshitomi; 富崇吉; Yasuhiro Katsumata; 又康弘勝
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1998-01-05
Filing date: 1998-01-05
Publication date: 1999-07-21

Abstract

(57)【要約】【課題】ソース、ドレインの接合容量、これらとゲー
ト間のオーバラップ容量を低減して高速な半導体装置お
よびその製造方法を提供する。また、微細化されても短
チャネル効果を招くことなく低いしきい値を実現できる
半導体装置およびその製造方法を提供する。【解決手段】半導体装置はゲート１５’直下のウェル
１３の表面部に、ポリシリコンゲート１５’およびゲー
ト絶縁膜の少なくともいずれかからの固相拡散により形
成されたウェルと同導電型の高濃度チャネル領域１６あ
るいは低濃度チャネル領域２０を有する。ソース、ドレ
イン１７もゲートに対して自己整合的に形成されている
ので、高濃度の場合は接合容量、オーバラップ容量が減
少して動作の高速化を図ることができ、低濃度の場合は
微細化されてもしきい値を低く設定できる。これらのチ
ャネル領域を形成するためには、ポリシリコンゲート電
極材料１５にウェルと同一導電型あるいは逆の導電型の
不純物イオンを注入し、ＲＴＡなどのアニール処理によ
りゲート電極直下のウェル表面に固相拡散させることが
好ましい。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体装置およびそ
の製造方法にかかり、特に高速動作が要求されるＭＯＳ
トランジスタを有する半導体装置とその製造方法に関す
る。

【０００２】

【従来の技術】従来技術にかかるＭＯＳトランジスタの
製造工程について、図１２ないし図１６を参照して説明
する。ここではＣＭＯＳ半導体装置のＮチャネルＭＯＳ
領域を取り上げて説明する。

【０００３】まず、図１２に示すように、ｎ型シリコン
基板１の表面側に、選択酸化法、例えばＬＯＣＯＳ法に
より素子分離領域２をウェル形成予定部を取り囲むよう
に形成し、続いてホウ素等のｐ型不純物をイオン注入
し、拡散させることによりＰウェル３を形成する。

【０００４】次に、図１３に示すように、全面にレジス
トを塗布し、光リソグラフィーを行ってチャネル予定領
域を含む部分が開口するようなレジストパターン４を形
成した後、ホウ素を加速電圧３０ｋｅＶ、ドーズ量６×
１０¹²cm^-2の条件でイオン注入し、しきい値電圧の制御
を目的とした高濃度チャネル領域５を形成する。

【０００５】その後、図１４に示すように、８００℃の
酸化雰囲気中で表面を熱酸化することにより膜厚６ｎｍ
のゲート絶縁膜６を形成した後、リンを２×１０²⁰cm^-3
の濃度で含んだポリシリコンを基板全面に堆積し、光リ
ソグラフィーとＲＩＥ（Reactive Ion Etching）法によ
り、所望位置にゲート電極７が残存するようにポリシリ
コン膜とゲート絶縁膜のエッチング加工を行う。

【０００６】続いて、図１５に示すように、ヒ素Ａｓを
加速電圧２０ｋｅＶ、ドーズ量２×１０¹⁴cm^-2の条件で
イオン注入し、低濃度ソース、ドレイン拡散層８を浅く
形成する。さらに基板全面にシリコン窒化膜をＣＶＤ
（Chemical Vapor Deposition）法で堆積した後、ＲＩ
Ｅ法によりエッチバックを行うことにより、ゲート電極
７の両側に側壁９を形成する。

【０００７】この状態でヒ素を加速電圧５０ｋｅＶ、ド
ーズ量５×１０¹⁵cm^-2の条件でイオン注入し、熱処理に
より拡散させることにより、高濃度ソース、ドレイン拡
散層１０を低濃度ソース、ドレイン層８よりも深く、か
つゲートを中心として低濃度ソース、ドレイン拡散層８
よりも外側に形成して、いわゆるＬＤＤ（Lightly Dope
d Drain）構造を得ている（図１６）。その後、図示し
ない層間絶縁膜、配線、保護膜等を形成することにより
トランジスタが完成する。

【０００８】

【発明が解決しようとする課題】このような従来技術に
よる製造方法により製造された半導体装置によれば、基
板とソースおよびドレイン領域との間の接合容量のかな
りの部分は高濃度チャネル領域５の内部の接合が占めて
おり、その値は無視できない程度の大きさとなってい
る。特に、アナログ回路ではこの容量は負荷となるため
に、マッチングをとる必要が生じてしまう。

【０００９】この接合容量を減少させるためには、チャ
ネル高濃度領域５を可能な限り狭くすることが必要とな
る。

【００１０】しかしながら、チャネル高濃度領域５を形
成する領域を光リソグラフィーにより形成している従来
の方法では、ゲート電極を加工するための光リソグラフ
ィーとの間にマスク合わせずれを起こさないための余裕
をとる必要があり、そのため基板への高濃度イオン注入
を行う領域５をゲートの外側に少くとも片側で０．４μ
ｍ、両側で０．８μｍ広く設定する必要があった。

【００１１】この高濃度イオン注入領域は、全体の素子
領域の幅が素子分離法の進歩に伴って縮小傾向にあるの
に反して縮小が困難であるばかりか、むしろその割合が
増大する傾向にあるという問題がある。

【００１２】また、ソース、ドレイン領域とゲートとの
間のオーバーラップ領域の長さはそれぞれの拡散層の横
方向の拡散長により決定される。そのため接合容量を減
少させるために基板濃度を低くした場合、ソース、ドレ
インの横方向の拡散長、すなわちゲートとのオーバーラ
ップ長が増大し、ソースおよびドレイン領域とゲート間
のオーバーラップ容量の増大をもたらし、高速動作、特
にアナログ系回路の高速動作の妨げとなることが問題と
なっていた。

【００１３】一方、微細なゲート長のＭＯＳＦＥＴにお
いては短チャネル効果が問題となっている。短チャネル
効果はソース、ドレインの接合深さを浅くすることによ
り抑制することが可能であり、そのためには基板を高濃
度化することが必要である。しかし従来は、基板の高濃
度化は接合容量の増大をもたらし、また同時に、しきい
値電圧は深くなる（ＮチャネルＭＯＳＦＥＴの場合は大
きくなる）ため、設計上低いしきい値電圧を要求された
場合、両立させるのが困難となるという問題があった。

【００１４】そこで、本発明の第１の目的は高速動作が
可能な半導体装置およびその製造方法を提供することで
ある。

【００１５】また、本発明の第２の目的は微細でしきい
値の低い半導体装置およびその製造方法を提供すること
である。

【００１６】

【課題を解決するための手段】本発明にかかる半導体装
置は、半導体基板の一導電型素子形成領域の表面上にゲ
ート絶縁膜を介して形成されたポリシリコンゲート電極
と、このポリシリコンゲート電極直下の前記素子形成領
域表面部に、前記ポリシリコンゲート電極および前記ゲ
ート絶縁膜の少なくともいずれかに含まれた一導電型不
純物の固相拡散により形成された一導電型の高濃度チャ
ネル領域と、前記高濃度チャネル領域を隔てて前記半導
体基板表面部に形成された逆導電型のソース、ドレイン
領域とを備える。

【００１７】本発明においては、上述したとおり構成す
ることにより、ゲート電極直下に高濃度チャネル領域が
高精度に形成されるため、イオン注入によるチャネル領
域形成時のように合わせずれを考慮する必要がない。か
つ固相拡散の場合、イオン注入よりも不純物のプロファ
イルを浅くできるので、チャネル領域に導入された不純
物がソース、ドレイン側へはさほど拡がらず、ソース、
ドレイン拡散層の接合容量あるいはソース、ドレインと
ゲートの間のオーバーラップ容量が減少し、素子の高速
動作が可能となる。

【００１８】また、ゲート電極に注入する不純物をウェ
ルとは逆の導電型とすることにより、ゲート直下のチャ
ネル領域を低濃度とすることができ、微細化と低いしき
い値を同時に達成することが可能となる。さらに、ＣＭ
ＯＳ型の半導体装置において、チャネル領域の表面部を
逆導電型のカウンター層として、埋め込みチャネル型の
ＭＯＳＦＥＴを得ることもできる。

【００１９】本発明にかかる半導体装置の製造方法によ
れば、半導体基板の表面部に一導電型ウェルを形成する
工程と、前記一導電型ウェルの表面上に少なくともいず
れかは不純物を含む絶縁膜およびゲート絶縁材料を積層
する工程と、前記ゲート電極材料および前記絶縁膜を加
工してゲート電極を形成する工程と、熱処理を行って前
記ゲート電極および前記熱酸化膜の少なくともいずれか
から不純物の固相拡散により前記半導体基板のチャネル
領域に前記不純物を拡散させる工程と、前記半導体基板
表面部に前記チャネル領域を隔てて逆導電型のソース拡
散層およびドレイン拡散層を形成する工程とを備える。

【００２０】この発明によれば、ゲート電極の加工前
に、ゲート電極およびゲート絶縁膜の少なくとも一方
に、例えば高濃度チャネル領域を形成するための不純物
を含有させ、ゲート電極を加工した後に熱工程を加える
ことにより、ゲート直下のウェル表面部に不純物を固相
拡散させてゲート電極直下に高濃度チャネル領域を自己
整合的に形成しているので、高濃度チャネル領域は高精
度に形成され、ソース、ドレイン拡散層の接合容量ある
いはソース、ドレインとゲートの間のオーバーラップ容
量が減少して高速動作が可能となった半導体装置を容易
に得ることができる。

【００２１】また、本発明にかかる半導体装置の製造方
法では、ゲート電極およびゲート絶縁膜の少なくとも一
方にウェルとは逆導電型の不純物を含有させ、ゲート直
下のウェル表面部に不純物を固相拡散させれば、ゲート
電極直下に低濃度チャネル領域が自己整合的に形成さ
れ、微細化を行った場合にも短チャネル効果を招くこと
なく低いしきい値を実現することができる。あるいは、
ゲート電極直下にウェルとは逆導電型のカウンター領域
を自己整合的に形成するので、埋め込みチャネル型のＭ
ＯＳＦＥＴを精度良く得ることも可能となる。

【００２２】

【発明の実施の形態】以下、本発明にかかる半導体装置
の構成およびその製造工程をＮチャネルＭＯＳトランジ
スタを例にとって説明する。

【００２３】まず、図１に示すように、ｎ型シリコン基
板１１の表面に、例えばＬＯＣＯＳ法により素子分離領
域（フィールド酸化膜）１２をウェル形成予定部を取り
囲むように選択的に形成し、続いてこの素子分離領域１
２をイオン注入マスクとしてｐ型不純物としてのホウ素
を加速電圧１００ｋｅＶ、ドーズ量４×１０¹²ｃｍ^-2の
条件で注入し、これを拡散させることにより、Ｐウェル
１３を形成する。

【００２４】次に、図２に示すように、表面を８００℃
の酸化雰囲気中で熱酸化することにより半導体基板表面
に膜厚６ｎｍのゲート絶縁膜１４を形成した後、リンを
２×１０²⁰cm^-3の濃度で含んだポリシリコン１５を２５
０ｎｍの厚さで基板全面に堆積する。

【００２５】続いて図３に示すように、ホウ素を加速電
圧６０ｋｅＶ、ドーズ量５×１０¹⁴cm^-2の条件でポリシ
リコン１５中に注入する。この際、注入されたホウ素イ
オンの一部はゲート絶縁膜１４にも達するが、後述する
ように、加速電圧の制御により主にゲート絶縁膜にイオ
ン注入するようにしても良い。

【００２６】次に、図４に示すように光リソグラフィー
によりゲート電極予定部分に残存するようにレジストパ
ターンを形成し、これをエッチングマスクとしてＲＩＥ
法による異方性エッチングを行って、基板１１上の所望
位置にゲート絶縁膜１４’を介して所定形状のゲート電
極１５’を得る。

【００２７】次に、ハロゲンランプ等を用いて１０００
℃、２０秒の短時間アニール（Rapid Thermal Annealin
g ：ＲＴＡ）処理を行うことにより、図５中の矢印で示
すようにゲート電極１５’中に含まれたホウ素イオンを
ゲート絶縁膜１４’を介してＰウェル１３の表面に固相
拡散させる。その結果、ゲート電極１５’の直下にのみ
自己整合的にしきい値電圧の制御を目的とした高濃度チ
ャネル領域１６が形成される。ゲート電極１５’にはリ
ンとホウ素の２種類のイオンが含まれるのにもかかわら
ず、ホウ素のみが固相拡散するのは、リンはシリコン酸
化膜内に入りにくいのに対し、ホウ素は容易にシリコン
酸化膜に入りやすく、基板側に突き抜けるためである。

【００２８】続いて、図６に示すように、素子分解領域
１２およびゲート電極１５’をイオン注入マスクとして
ヒ素Ａｓを加速電圧２０ｋｅＶ、ドーズ量２×１０¹⁴cm
^-2の条件でイオン注入し、さらに拡散を行い、ＬＤＤ構
造における低濃度ソース、ドレイン拡散層１７をゲート
電極に対して自己整合的に形成する。さらに基板全面に
シリコン窒化膜を堆積した後、ＲＩＥ法によりエッチバ
ックを行うことにより側壁１８を形成する。

【００２９】次に、図７に示すように、ゲート電極１
５’および側壁１８をイオン注入マスクとしてヒ素を加
速電圧５０ｋｅＶ、ドーズ量５×１０¹⁵cm^-2の条件でイ
オン注入した後拡散、活性化させ、ＬＤＤ構造における
高濃度ソース、ドレイン拡散層１９を形成する。その
後、図示しない層間絶縁膜、配線、保護膜等を形成する
ことによりトランジスタが完成する。

【００３０】この実施の形態によれば、ゲート電極直下
の基板表面部にのみ、高濃度チャネル領域が自己整合的
に形成されているので、高濃度領域とソース、ドレイン
との間において接合容量が形成される領域は従来の場合
と比較すると大幅に縮小され、素子の高速動作が可能と
なる。また、高濃度チャネル領域をゲート電極からの固
相拡散で形成すると、高濃度チャネル領域における不純
物プロファイルをイオン注入の場合に比べて浅く制御で
きる。このため低濃度ソース、ドレイン領域の横方向の
拡散がこれら低濃度ソース、ドレイン領域と同程度に浅
い基板表面部に逆導電型の不純物を高濃度で含む高濃度
チャネル領域により効果的に阻止され、結果的にオーバ
ーラップ容量が低減され高速動作が可能となる。

【００３１】また、この実施の態様ではゲート電極にイ
オン注入された不純物をアニール処理により固相拡散さ
せて、ゲート電極直下に自己整合的に高濃度チャネル領
域を形成しているが、このような方法は、従来提案され
ている、ゲート絶縁膜上に金属ゲートを有する構造の上
に不純物をドープした膜を形成し、金属ゲートとゲート
絶縁膜を介した基板中への固相拡散によりチャネル部を
形成する方法（例えば、特開昭６０−１０９２７９号）
と比較して不純物プロファイル（しきい値）の正確な制
御が容易であり、固相拡散時の金属酸化によるゲート電
極の劣化等の問題を生じない点でも優れている。

【００３２】なお、本実施の形態においてはポリシリコ
ン中にホウ素を導入する工程はホウ素イオン注入を用い
たが、イオン種としてはフッ化ボロンＢＦ_２を用いても
よい。このイオン種を用いた場合には、フッ素の作用に
よりホウ素の基板への突き抜け量が増加するため、より
高濃度の不純物領域を形成することができる。

【００３３】また、図３に示した工程において、ホウ素
の代わりにヒ素を加速電圧５０ｋｅＶ、ドーズ量５×１
０¹⁵ｃｍ^-2の条件でイオン注入し、以下図４〜図７と同
様の処理を行うと、固相拡散によりヒ素がＰウェル１３
の中に導入されてウェル１３よりも濃度の低いｐ型の低
濃度チャネル領域２０となる。

【００３４】このような低濃度チャネル領域２０は、低
いしきい値電圧を実現し、あるいは高いキャリアの移動
度を実現する上で適している。この場合、上述した固相
拡散に加えて従来の光リソグラフィーによるレジストパ
ターニングを行い、ゲート電極の周辺に限定して不純物
の注入を行う工程を併用することができる。この方法で
は、基板の高濃度領域は限定され、基板の高濃度領域に
よる接合容量は低減される。

【００３５】さらに、この実施の形態においてはＮチャ
ネルＭＯＳＦＥＴについてのみ示しているが、不純物を
変更することによりＰチャネルＭＯＳＦＥＴにおいても
同様に適用が可能である。

【００３６】また、同一の半導体装置内においてＮチャ
ネルＭＯＳＦＥＴと同時に埋め込みチャネル型Ｐチャネ
ルＭＯＳＦＥＴを有するＣＭＯＳ型の半導体装置を形成
することも可能である。

【００３７】以下、図８〜図１１を参照して本発明にか
かる半導体装置の製造方法の他の実施形態であるＣＭＯ
Ｓ半導体装置の製造方法について説明する。

【００３８】まず、図８に示すように、ｎ型シリコン基
板２１の表面部にＬＯＣＯＳ法等の選択酸化法により素
子分離領域（フィールド酸化膜）２２を形成し、交互に
レジストで覆いながらイオン注入および拡散を行うこと
により、この素子分離領域２２で囲まれた部分にＰウェ
ル２３およびＮウェル２４を形成する。このときのイオ
ン注入条件は、Ｐウェル２３に対しては、ホウ素を加速
電圧１００ｋｅＶ、ドーズ量４×１０¹²ｃｍ^-2でイオン
注入し、Ｎウェル２４に対しては、リンを加速電圧１６
０ｋｅＶ、ドーズ量５．６×１０¹²ｃｍ^-2でイオン注入
する。

【００３９】次に、図９に示すように、Ｎウェル内のＰ
チャネルＭＯＳＦＥＴ領域中のゲート電極形成予定箇所
に選択的にヒ素を１００ＫｅＶの加速電圧、１×１０¹³
cm^-2のドーズ量でイオン注入した後、表面を８００℃の
酸化雰囲気で熱酸化することにより、膜厚６ｎｍのゲー
ト熱酸化膜を形成し、続いてリンを２×１０²⁰cm^-3の濃
度で含むポリシリコンを基板全面に堆積し、全面にＢＦ
_２を加速電圧６０ｋｅＶ、ドーズ量５×１０¹⁵ｃｍ^-2で
イオン注入する。その後、光リソグラフィーとＲＩＥ法
により、ゲート電極２７および２８の加工を行う。これ
らはそれぞれ基板との間にゲート絶縁膜２５および２６
を有している。

【００４０】続いて、図１０に示すように、ハロゲンラ
ンプ等を用いた１０００℃、２０秒のＲＴＡ処理を行う
ことにより、ゲート電極２７および２８中のホウ素をそ
れぞれゲート絶縁膜２５および２６を介して基板表面に
固相拡散させる。この結果、ＮチャネルＭＯＳＦＥＴ領
域では高濃度のホウ素拡散層２９が形成される一方、Ｐ
チャネルＭＯＳＦＥＴ領域ではホウ素が固相拡散される
ことで、ゲート電極２８下の基板表面部における導電型
が変わったカウンタードープ層３０が形成される。この
結果、ＮチャネルＭＯＳＦＥＴは表面チャネル型、Ｐチ
ャネルＭＯＳＦＥＴは埋め込みチャネル型となる。

【００４１】次に、ＰチャネルＭＯＳＦＥＴ形成領域を
レジストで覆っておき、ヒ素を加速電圧２０ｋｅＶ、ド
ーズ量２×１０¹⁴cm^-2の条件でイオン注入した後、拡
散、活性化させる。これにより、図１１に示すように、
ゲート電極２７がイオン注入マスクとなってＬＤＤ構造
におけるｎ型低濃度ソース、ドレイン拡散層３３がゲー
ト電極１７直下部の両側に形成される。

【００４２】続いて、ＮチャネルＭＯＳＦＥＴ形成領域
をレジストで覆っておき、Ｎウェル部にＢＦ_２を加速電
圧１５ｋｅＶ、ドーズ量５×１０¹⁵ｃｍ^-2の条件でイオ
ン注入し、ＬＤＤ構造におけるＰ型低濃度ソース、ドレ
イン拡散層３４が同様にしてゲート電極２８直下部の両
側に形成される。

【００４３】次に、基板全面にシリコン窒化膜を堆積し
た後、ＲＩＥ法によりエッチバックを行い、ゲート電極
２７の両側に側壁３１を、ゲート電極２８の両側に側壁
３２をそれぞれ形成する。

【００４４】次に、ＰチャネルＭＯＳＦＥＴ形成領域を
レジストで覆っておき、ヒ素を５０ｋｅＶの加速電圧、
５×１０¹⁵cm^-2のドーズ量でイオン注入し、ＬＤＤ構造
におけるＮ型高濃度ソース、ドレイン拡散層３５を形成
し、続いてＮチャネルＭＯＳＦＥＴ形成領域をレジスト
で覆っておき、ＢＦ_２を加速電圧３０ｋｅＶ、ドーズ量
３×１０¹⁵ｃｍ^-2の条件でイオン注入し、ＬＤＤ構造に
おけるＰ型高濃度ソース、ドレイン拡散層３６を形成す
る。その後、図示されていない層間絶縁膜、配線等を形
成することによりトランジスタが完成する。

【００４５】この実施の形態でも、ＣＭＯＳのＮチャネ
ルＭＯＳＦＥＴの高濃度チャネル領域、ＰチャネルＭＯ
ＳＦＥＴのカウンター層を、ゲート電極に含まれる不純
物の固相拡散により自己整合的に形成しているので、高
濃度チャネル領域およびカウンター層を安定かつ高精度
に形成することができる。

【００４６】以上の実施の形態においては、固相拡散源
はポリシリコン層にイオン注入された不純物であった
が、ポリシリコン膜を成膜する際、材料ガスに不純物を
混入させることにより、同時に導入することも可能であ
る。この方法ではポリシリコン中の不純物の制御がイオ
ン注入の場合よりも良好である。

【００４７】また、上述した実施の形態では、固相拡散
源としての不純物はゲート電極中に含まれていたが、ゲ
ート絶縁膜中に導入し、同様のＲＴＡ処理等により基板
中に拡散させることも可能である。ゲート絶縁膜に不純
物が含まれる場合には不純物は直接基板中に拡散するた
め、固相拡散の際の制御性は向上する。

【００４８】

【発明の効果】以上のように、本発明にかかる半導体装
置によれば、ポリシリコンゲート電極直下のウェル表面
部のみに、ゲート電極およびゲート絶縁膜の少なくとも
いずれかからの固相拡散により高濃度チャネル領域が自
己整合的に形成されているため、ソースおよびドレイン
拡散層の接合容量が減少するとともに、ソースおよびド
レイン拡散層とゲートとの間のオーバーラップ容量が減
少し、素子の高速動作が可能となる。

【００４９】なお、ゲート電極に対しては、導電性を与
えるための一導電型不純物と、高濃度チャネル領域を形
成するための逆導電型不純物をともに注入しておくこと
により、上述したような固相拡散に適したものとなる。

【００５０】また、ポリシリコンゲート直下のウェル表
面部に、ウェルよりも低濃度のチャネル領域がゲート電
極およびゲート絶縁膜の少なくともいずれかからの固相
拡散により形成された本発明にかかる半導体装置によれ
ば、微細化された場合でも短チャネル効果を招くことな
く低しきい値、高移動度の半導体装置を提供できる。こ
のような半導体装置はＣＭＯＳ半導体装置に含まれる一
方の導電型トランジスタに適用することができ、さらに
はゲート電極およびゲート絶縁膜の少なくともいずれか
からの固相拡散により、ポリシリコンゲート直下のウェ
ル表面部にウェルとは逆の導電型のカウンタードープ層
を形成することも可能で、埋め込みチャネル型のＭＯＳ
ＦＥＴを有するＣＭＯＳ半導体装置の実現にも適してい
る。

【００５１】また、本発明にかかる半導体装置の製造方
法によれば、不純物を含有させたポリシリコンゲート電
極およびゲート絶縁膜の少なくともいずれかからの固相
拡散によりウェルと同導電型の高濃度チャネル領域を形
成しているので、高濃度チャネル領域は自己整合的に精
度良く形成され、ソースおよびドレイン拡散層の接合容
量は減少し、素子の高速動作が可能となる。

【００５２】一方、ウェルと逆導電型の不純物をポリシ
リコンゲート電極およびゲート絶縁膜の少なくともいず
れかから固相拡散させることにより、ゲート電極直下に
ウェルよりも低濃度のチャネル領域がゲート電極と自己
整合的に形成され、短チャネル効果を招かずに微細化と
低しきい値化、高移動度を同時に実現することができ
る。あるいは、ゲート電極直下にウェルとは逆導電型の
カウンタードープ層を有する埋め込みチャネル型のＭＯ
ＳＦＥＴに関し、ゲート電極と自己整合的な高精度のカ
ウンタードープ層を形成できる。

【００５３】また、ソース拡散層およびドレイン拡散層
をゲート電極の両側に自己整合的に形成された場合に
は、さらに精度が向上する。ここで、ソース拡散層およ
びドレイン拡散層を形成する工程は、浅く低濃度の第１
の拡散層をゲート電極に対して自己整合的に形成する工
程と、その外側に深く高濃度の第２の拡散層をゲート電
極の側面に形成された側壁に対して自己整合的に形成す
る工程とを含むことによりＬＤＤ構造を精度良く実現で
きる。

【００５４】さらに、ゲート電極からウェル表面への固
相拡散は、ＲＴＡ処理により行うことにより、安定した
固相拡散を実現できる。

【図面の簡単な説明】

【図１】本発明にかかる半導体装置の製造方法の第１の
実施形態における一工程を示す断面図。

【図２】本発明にかかる半導体装置の製造方法の第１の
実施形態における一工程を示す断面図。

【図３】本発明にかかる半導体装置の製造方法の第１の
実施形態における一工程を示す断面図。

【図４】本発明にかかる半導体装置の製造方法の第１の
実施形態における一工程を示す断面図。

【図５】本発明にかかる半導体装置の製造方法の第１の
実施形態における一工程を示す断面図。

【図６】本発明にかかる半導体装置の製造方法の第１の
実施形態における一工程を示す断面図。

【図７】本発明にかかる半導体装置の製造方法の第１の
実施形態における一工程を示す断面図。

【図８】本発明にかかる半導体装置の製造方法の第２の
実施形態における一工程を示す断面図。

【図９】本発明にかかる半導体装置の製造方法の第２の
実施形態における一工程を示す断面図。

【図１０】本発明にかかる半導体装置の製造方法の第２
の実施形態における一工程を示す断面図。

【図１１】本発明にかかる半導体装置の製造方法の第２
の実施形態における一工程を示す断面図。

【図１２】従来の半導体装置の製造方法の一工程を示す
断面図。

【図１３】従来の半導体装置の製造方法の一工程を示す
断面図。

【図１４】従来の半導体装置の製造方法の一工程を示す
断面図。

【図１５】従来の半導体装置の製造方法の一工程を示す
断面図。

【図１６】従来の半導体装置の製造方法の一工程を示す
断面図。

【符号の説明】

１１半導体基板１２フィールド酸化膜１３ウェル１４ゲート酸化膜１５ポリシリコン膜１６高濃度チャネル領域１７浅いソース、ドレイン拡散層１８側壁１９深いソース、ドレイン拡散層２０低濃度チャネル領域２１半導体基板２２フィールド酸化膜２３Ｐウェル２４Ｎウェル２５、２６ゲート絶縁膜２７、２８ゲート電極

Claims

【特許請求の範囲】

【請求項１】半導体基板の一導電型素子形成領域の表面
上にゲート絶縁膜を介して形成されたポリシリコンゲー
ト電極と、このポリシリコンゲート電極直下の前記素子形成領域表
面部に、前記ポリシリコンゲート電極および前記ゲート
絶縁膜の少なくともいずれかに含まれた一導電型不純物
の固相拡散により形成された一導電型の高濃度チャネル
領域と、前記高濃度チャネル領域を隔てて前記半導体基板表面部
に形成された逆導電型のソース、ドレイン領域とを備え
た半導体装置。
【請求項２】前記一導電型の高濃度チャネル領域は前記
ポリシリコンゲート電極に対して自己整合的に形成され
たものであることを特徴とする請求項１に記載の半導体
装置。
【請求項３】前記ゲート電極は低抵抗化用の逆導電型不
純物を含むポリシリコンからなり、かつ固相拡散用の一
導電型不純物が注入されたものであることを特徴とする
請求項１に記載の半導体装置。
【請求項４】半導体基板の一導電型素子形成領域表面部
にゲート絶縁膜を介して形成されたポリシリコンゲート
電極と、このポリシリコンゲート電極直下の前記ウェル表面部
に、前記ポリシリコンゲート電極および前記ゲート絶縁
膜の少なくともいずれかに含まれた逆導電型不純物の固
相拡散により形成され、前記素子形成領域よりも低濃度
の一導電型のチャネル領域と、前記チャネル領域を隔てて前記半導体基板表面部に形成
されたソース、ドレイン領域とを備えた半導体装置。
【請求項５】前記低濃度のチャネル領域は前記ゲート電
極に対して自己整合的に形成されたものであることを特
徴とする請求項４に記載の半導体装置。
【請求項６】前記ゲート電極は一導電型不純物を含むポ
リシリコンからなり、かつ固相拡散用の逆導電型不純物
が注入されたものであることを特徴とする請求項５に記
載の半導体装置。
【請求項７】半導体基板の一導電型素子形成領域表面部
にゲート絶縁膜を介して形成されたポリシリコンゲート
電極と、このポリシリコンゲート電極直下の前記ウェル表面部
に、前記ポリシリコンゲート電極および前記ゲート絶縁
膜の少なくともいずれかに含まれた逆導電型不純物の固
相拡散により形成された逆導電型のチャネル領域と、前記チャネル領域を隔てて前記半導体基板表面部に形成
されたソース、ドレイン領域とを備えた半導体装置。
【請求項８】半導体基板表面部に形成された一導電型の
第１の素子形成領域および逆導電型の第２の素子形成領
域と、前記第１および第２の素子形成領域の所定箇所の表面に
それぞれゲート絶縁膜を介して形成された逆導電型の第
１および第２のポリシリコンゲート電極と、前記第１のポリシリコンゲート電極直下の第１の素子形
成領域の表面部に前記第１のポリシリコンゲート電極お
よびその下のゲート絶縁膜の少なくともいずれかに含ま
れた一導電型の不純物の固相拡散により形成された、前
記第１の素子形成領域よりも高濃度の一導電型の第１の
チャネル領域と、前記第２のポリシリコンゲート電極直下の第２の素子形
成領域の表面部に前記第２のポリシリコンゲート電極お
よびその下のゲート絶縁膜の少なくともいずれかに含ま
れた一導電型の不純物の固相拡散により形成された一導
電型の第２のチャネル領域と、前記第１のチャネル領域を隔てて前記半導体基板表面部
に形成された逆導電型の第１のソース、ドレイン領域
と、前記第２のチャネル領域を隔てて前記半導体基板表面部
に形成された一導電型の第２のソース、ドレイン領域と
を備えた半導体装置。
【請求項９】前記第１および第２のチャネル領域は前記
第１および第２のゲート電極に対し、それぞれ自己整合
的に形成されたものであることを特徴とする請求項８に
記載の半導体装置。
【請求項１０】前記第１のチャネル領域が表面チャネル
型であり、前記第２のチャネル領域が埋め込みチャネル
型であることを特徴とする請求項８に記載の半導体装
置。
【請求項１１】半導体基板の表面部に一導電型ウェルを
形成する工程と、前記一導電型ウェルの表面上に少なくともいずれかは不
純物を含む絶縁膜およびゲート絶縁材料を積層する工程
と、前記ゲート電極材料および前記絶縁膜を加工してゲート
電極を形成する工程と、熱処理を行って前記ゲート電極および前記熱酸化膜の少
なくともいずれかから不純物の固相拡散により前記半導
体基板のチャネル領域に前記不純物を拡散させる工程
と、前記半導体基板表面部に前記チャネル領域を隔てて逆導
電型のソース拡散層およびドレイン拡散層を形成する工
程と、を備えた半導体装置の製造方法。
【請求項１２】前記不純物は一導電型であり、前記チャ
ネル領域に一導電型の高濃度チャネル部が形成されるこ
とを特徴とする請求項１１に記載の半導体装置の製造方
法。
【請求項１３】前記不純物は逆導電型であり、前記チャ
ネル領域に一導電型の低濃度チャネル部が形成されるこ
とを特徴とする請求項１１に記載の半導体装置の製造方
法。
【請求項１４】前記不純物は逆導電型であり、前記チャ
ネル領域に逆導電型のカウンター層が形成されることを
特徴とする請求項１１に記載の半導体装置の製造方法。
【請求項１５】前記チャネル領域には、前記ゲート電極
に対し自己整合的に前記不純物が拡散されたことを特徴
とする請求項１１に記載の半導体装置の製造方法。
【請求項１６】前記ソース拡散層およびドレイン拡散層
を形成する工程は、前記ゲート電極に対して自己整合的に低濃度のソース拡
散層おびドレイン拡散層を形成する工程と、全面に絶縁膜を堆積させ、異方性エッチングにより前記
絶縁膜をエッチバックし、前記ゲート電極の側面に側壁
を形成する工程と、前記ゲート電極および前記側壁に対して自己整合的に前
記低濃度のソース拡散層およびドレイン拡散層よりも深
い高濃度のソース拡散層およびドレイン拡散層を形成す
る工程とを含むことを特徴とする請求項１１に記載の半
導体装置の製造方法。
【請求項１７】前記固相拡散は、ＲＴＡにより行われる
ことを特徴とする請求項１１に記載の半導体装置の製造
方法。
【請求項１８】前記ゲート電極材料および前記絶縁膜の
少なくともいずれかに含まれる不純物は、イオン注入に
よりドープされることを特徴とする請求項１１に記載の
半導体装置の製造方法。