JPH11149774A - 内部電源供給発生器を有する集積回路半導体メモリ装置 - Google Patents
内部電源供給発生器を有する集積回路半導体メモリ装置Info
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- JPH11149774A JPH11149774A JP10250187A JP25018798A JPH11149774A JP H11149774 A JPH11149774 A JP H11149774A JP 10250187 A JP10250187 A JP 10250187A JP 25018798 A JP25018798 A JP 25018798A JP H11149774 A JPH11149774 A JP H11149774A
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
- G05F1/10—Regulating voltage or current
- G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is DC
- G05F1/462—Regulating voltage or current wherein the variable actually regulated by the final control device is DC as a function of the requirements of the load, e.g. delay, temperature, specific voltage/current characteristic
- G05F1/465—Internal voltage generators for integrated circuits, e.g. step down generators
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00323—Delay compensation
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
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- H03K19/01—Modifications for accelerating switching
- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
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Abstract
(57)【要約】
【課題】 改良された速度と帯域幅を有し、しかも非正
常外部電源供給電圧によって発生する高出力電圧と低出
力電圧との間にスキューを防ぐことができる集積回路半
導体メモリ装置を提供すること。 【解決手段】 第１基準電圧ＶＲＥＦを発生する第１基
準電圧発生器１７０と第２基準電圧ＶＲＥＦＱを発生す
る第２基準電圧発生器１８０バッファ電源供給電圧とし
て内部電源供給電圧ＶＩＮＴＱを発生するバッファ電源
供給電圧発生器１９０で実現された集積回路半導体メモ
リ装置が提供される。第１と第２基準電圧発生器及びバ
ッファ電源供給電圧発生器には外部電源供給電圧ＥＶＣ
が供給される。
常外部電源供給電圧によって発生する高出力電圧と低出
力電圧との間にスキューを防ぐことができる集積回路半
導体メモリ装置を提供すること。 【解決手段】 第１基準電圧ＶＲＥＦを発生する第１基
準電圧発生器１７０と第２基準電圧ＶＲＥＦＱを発生す
る第２基準電圧発生器１８０バッファ電源供給電圧とし
て内部電源供給電圧ＶＩＮＴＱを発生するバッファ電源
供給電圧発生器１９０で実現された集積回路半導体メモ
リ装置が提供される。第１と第２基準電圧発生器及びバ
ッファ電源供給電圧発生器には外部電源供給電圧ＥＶＣ
が供給される。
Description
【０００１】
【発明の属する技術分野】本発明は集積回路半導体メモ
リ装置に関り、より詳しくは、半導体メモリに使用する
ための内部電源供給電圧をデータ出力バッファに供給す
る内部電源供給電圧発生器に関するものである。
リ装置に関り、より詳しくは、半導体メモリに使用する
ための内部電源供給電圧をデータ出力バッファに供給す
る内部電源供給電圧発生器に関するものである。
【０００２】
【従来の技術】ＤＲＡＭとＳＲＡＭのような半導体メモ
リ装置は集積度が高くなることに従い、データ出力速度
と帯域幅が相当改善されてきた。
リ装置は集積度が高くなることに従い、データ出力速度
と帯域幅が相当改善されてきた。
【０００３】出力データ保持時間ｔＯＨと有効出力に対
するクロック遅延時間ｔＳＡＣとの間隙（ｇａｐ）がバ
ーストアクセスモードの重要性によって同期型メモリに
おいて重要なパラメータである。これはクロックサイク
ル時間ｔＣＣが間隙に依存するためである。クロックサ
イクル時間がｔＯＨとｔＳＡＣとの和と、ｔＯＨとｔＳ
ＡＣとの間隙である。ｔＯＨとｔＳＡＣは上昇と下降遷
移時間によって決められる。ｔＯＨは上昇遷移時間によ
って決められ、ｔＳＡＣは下降遷移時間によって決めら
れる。したがって、間隙が大きくなると、クロックサイ
クル時間は増加され、帯域幅が狭くなる結果になる。ｔ
ＯＨとｔＳＡＣとの間隙の増加は電源供給電圧と温度の
変化、或はデータ出力ピンのインピダンス誤整合によっ
て優先的に発生される。間隙は電源供給電圧と温度にき
わめて敏感である。
するクロック遅延時間ｔＳＡＣとの間隙（ｇａｐ）がバ
ーストアクセスモードの重要性によって同期型メモリに
おいて重要なパラメータである。これはクロックサイク
ル時間ｔＣＣが間隙に依存するためである。クロックサ
イクル時間がｔＯＨとｔＳＡＣとの和と、ｔＯＨとｔＳ
ＡＣとの間隙である。ｔＯＨとｔＳＡＣは上昇と下降遷
移時間によって決められる。ｔＯＨは上昇遷移時間によ
って決められ、ｔＳＡＣは下降遷移時間によって決めら
れる。したがって、間隙が大きくなると、クロックサイ
クル時間は増加され、帯域幅が狭くなる結果になる。ｔ
ＯＨとｔＳＡＣとの間隙の増加は電源供給電圧と温度の
変化、或はデータ出力ピンのインピダンス誤整合によっ
て優先的に発生される。間隙は電源供給電圧と温度にき
わめて敏感である。
【０００４】電源供給電圧の変化によるｔＯＨとｔＳＡ
Ｃとの間隙の増加を防ぐため、集積回路半導体メモリ装
置上に実現されたデータ出力バッファ回路は外部インタ
フェースにおける外部電源供給電圧に結合されたデータ
出力駆動部の代りに外部電源供給電圧より安定された内
部電源供給電圧によって供給される。駆動部は外部電源
供給電圧とデータ出力パットとの間に直列に結合された
電流経路を有するプールアップＭＯＳトランジスター
と、データ出力パッドと基準電源供給電圧（接地電圧）
との間に直列に結合された電流経路を有するプールダウ
ンＭＯＳトランジスターを含む。速度を向上させるた
め、プールアップＭＯＳトランジスターは内部電源供給
電圧によって決められたブーストされた電圧によって供
給される。
Ｃとの間隙の増加を防ぐため、集積回路半導体メモリ装
置上に実現されたデータ出力バッファ回路は外部インタ
フェースにおける外部電源供給電圧に結合されたデータ
出力駆動部の代りに外部電源供給電圧より安定された内
部電源供給電圧によって供給される。駆動部は外部電源
供給電圧とデータ出力パットとの間に直列に結合された
電流経路を有するプールアップＭＯＳトランジスター
と、データ出力パッドと基準電源供給電圧（接地電圧）
との間に直列に結合された電流経路を有するプールダウ
ンＭＯＳトランジスターを含む。速度を向上させるた
め、プールアップＭＯＳトランジスターは内部電源供給
電圧によって決められたブーストされた電圧によって供
給される。
【０００５】しかしながら、もし高電源供給電圧が上述
したデータ出力バッファ運営管理によって低電源供給電
圧半導体メモリに外部的に印加されると、メモリのデー
タ出力駆動部内のプールアップトランジスターのソース
−ドレーン電圧は増加される。これはプールアップトラ
ンジスターの電流駆動能力が増加されたため、高出力電
圧と低出力電圧との間にスキュー（ｓｋｅｗ）を発生す
る。即ち、上昇遷移時間が短くなり、下降遷移時間は変
わらない。結果的に、ｔＯＨが短くなり、ｔＳＡＣは逆
に長くなるから、メモリの帯域幅は減少される。
したデータ出力バッファ運営管理によって低電源供給電
圧半導体メモリに外部的に印加されると、メモリのデー
タ出力駆動部内のプールアップトランジスターのソース
−ドレーン電圧は増加される。これはプールアップトラ
ンジスターの電流駆動能力が増加されたため、高出力電
圧と低出力電圧との間にスキュー（ｓｋｅｗ）を発生す
る。即ち、上昇遷移時間が短くなり、下降遷移時間は変
わらない。結果的に、ｔＯＨが短くなり、ｔＳＡＣは逆
に長くなるから、メモリの帯域幅は減少される。
【０００６】
【発明が解決しようとする課題】したがって、本発明の
目的は、改良された速度と帯域幅を有する集積回路半導
体メモリ装置を提供することである。
目的は、改良された速度と帯域幅を有する集積回路半導
体メモリ装置を提供することである。
【０００７】本発明の他の目的は非正常外部電源供給電
圧によって発生する高出力電圧と低出力電圧との間のス
キューを防ぐことができる集積回路半導体メモリ装置を
提供することである。
圧によって発生する高出力電圧と低出力電圧との間のス
キューを防ぐことができる集積回路半導体メモリ装置を
提供することである。
【０００８】本発明のこの目的と、構成と、特徴は外部
電源供給電圧に基づいて内部電源供給電圧を発生して、
内部電源供給電圧をデータ出力バッファに提供する内部
電源供給電圧発生器を含む集積メモリ装置によって達成
される。この望ましい内部電源供給電圧発生器は外部電
源供給電圧が所定の電圧（例えば、２．５Ｖ）より高い
とき、外部電源供給電圧に逆比例する内部電源供給電圧
を発生する。一方、内部電源供給電圧は外部電源供給電
圧が所定の電圧より低いとき、外部電源供給電圧に比例
する内部電源供給電圧を発生する。
電源供給電圧に基づいて内部電源供給電圧を発生して、
内部電源供給電圧をデータ出力バッファに提供する内部
電源供給電圧発生器を含む集積メモリ装置によって達成
される。この望ましい内部電源供給電圧発生器は外部電
源供給電圧が所定の電圧（例えば、２．５Ｖ）より高い
とき、外部電源供給電圧に逆比例する内部電源供給電圧
を発生する。一方、内部電源供給電圧は外部電源供給電
圧が所定の電圧より低いとき、外部電源供給電圧に比例
する内部電源供給電圧を発生する。
【０００９】したがって、正常外部電源供給電圧以上高
い外部電源供給電圧が半導体メモリに供給されても、本
発明による半導体メモリ装置には外部電源供給電圧の変
化による高出力電圧と低出力電圧との間にスキューが発
生しない。
い外部電源供給電圧が半導体メモリに供給されても、本
発明による半導体メモリ装置には外部電源供給電圧の変
化による高出力電圧と低出力電圧との間にスキューが発
生しない。
【００１０】
【課題を解決するための手段】本発明の１特徴による
と、内部電源供給電圧は第１基準電圧（例えば、１．１
Ｖ）を発生する第１基準電圧発生器と、外部電源供給電
圧に依存して変化される第２基準電圧を発生する第２基
準電圧発生器と、第２基準電圧に基づいて内部電圧を発
生して、内部電源供給電圧をデータ出力バッファに提供
するバッファ電源供給電圧発生器を有する。第２基準電
圧発生器は外部電源供給電圧が所定の電圧（例えば、
２．５Ｖ）より高いとき、外部電源供給電圧に逆比例す
る内部基準電圧を発生する。又、第２基準電圧発生器は
外部電源供給電圧が所定の電圧より低いとき、外部電源
供給電圧に比例する第２基準電圧を発生する。第２基準
電圧発生器は電圧分割器と、差動増幅器と、プールアッ
プ分割器で構成される。電圧分割器は第２基準電圧を分
割された電圧に分割する。差動増幅器は第１基準電圧を
分割された電圧と比較して比較電圧を発生する。プール
アップ駆動器は比較電圧に応じて外部電源供給電圧によ
って第２基準電圧を駆動する。
と、内部電源供給電圧は第１基準電圧（例えば、１．１
Ｖ）を発生する第１基準電圧発生器と、外部電源供給電
圧に依存して変化される第２基準電圧を発生する第２基
準電圧発生器と、第２基準電圧に基づいて内部電圧を発
生して、内部電源供給電圧をデータ出力バッファに提供
するバッファ電源供給電圧発生器を有する。第２基準電
圧発生器は外部電源供給電圧が所定の電圧（例えば、
２．５Ｖ）より高いとき、外部電源供給電圧に逆比例す
る内部基準電圧を発生する。又、第２基準電圧発生器は
外部電源供給電圧が所定の電圧より低いとき、外部電源
供給電圧に比例する第２基準電圧を発生する。第２基準
電圧発生器は電圧分割器と、差動増幅器と、プールアッ
プ分割器で構成される。電圧分割器は第２基準電圧を分
割された電圧に分割する。差動増幅器は第１基準電圧を
分割された電圧と比較して比較電圧を発生する。プール
アップ駆動器は比較電圧に応じて外部電源供給電圧によ
って第２基準電圧を駆動する。
【００１１】
【発明の実施の形態】以下、本発明の望ましい実施の形
態を添付した図面を参照しながら、詳細に説明する。図
面では広く公知された回路は本発明の説明を簡単にする
ため、ブロック図で示し、同一な構成要素には同一な参
照番号を付ける。
態を添付した図面を参照しながら、詳細に説明する。図
面では広く公知された回路は本発明の説明を簡単にする
ため、ブロック図で示し、同一な構成要素には同一な参
照番号を付ける。
【００１２】図１を参照すると、本発明による集積回路
半導体メモリ装置がブロック図で示している。メモリ装
置１００はローアドレスＡｉを受信するローアドレスバ
ッファ回路１１０と、カラムアドレスＡｊを受信するカ
ラムアドレスバッファ回路１２０と、ローとカラムで配
列されデータビットを貯蔵する複数のメモリセルと、ロ
ーアドレスＡｉに基づいてメモリセルアレー１２５のう
ち１つのローを選択するローディコーダ回路１３０と、
メモリセルアレー１２５のうち、少なくとも１つのカラ
ムを選択するカラムディコーダ回路１４０と、選択され
たメモリセルからデータＤＢｉを感知及び増幅する感知
増幅器及び入力／出力（Ｉ／Ｏ）ゲート回路１５０と、
データＤＢｉをＩ／ＯパッドＤＱｉを出力するデータ出
力バッファ回路１６０を含む。メモリ装置１００は加え
て外部電源供給電圧（上部電源供給電圧）ＥＶＣに基づ
いて内部電源供給電圧ＶＩＮＴＱを発生する内部電源供
給電圧発生器回路２００を含む内部電源供給電圧ＶＩＮ
ＴＱはデータ出力バッファ１６０に提供する。
半導体メモリ装置がブロック図で示している。メモリ装
置１００はローアドレスＡｉを受信するローアドレスバ
ッファ回路１１０と、カラムアドレスＡｊを受信するカ
ラムアドレスバッファ回路１２０と、ローとカラムで配
列されデータビットを貯蔵する複数のメモリセルと、ロ
ーアドレスＡｉに基づいてメモリセルアレー１２５のう
ち１つのローを選択するローディコーダ回路１３０と、
メモリセルアレー１２５のうち、少なくとも１つのカラ
ムを選択するカラムディコーダ回路１４０と、選択され
たメモリセルからデータＤＢｉを感知及び増幅する感知
増幅器及び入力／出力（Ｉ／Ｏ）ゲート回路１５０と、
データＤＢｉをＩ／ＯパッドＤＱｉを出力するデータ出
力バッファ回路１６０を含む。メモリ装置１００は加え
て外部電源供給電圧（上部電源供給電圧）ＥＶＣに基づ
いて内部電源供給電圧ＶＩＮＴＱを発生する内部電源供
給電圧発生器回路２００を含む内部電源供給電圧ＶＩＮ
ＴＱはデータ出力バッファ１６０に提供する。
【００１３】内部電源供給電圧発生器２００は第１基準
電圧ＶＲＥＦを発生する第１基準電圧発生器１７０と、
第２基準電圧発生器ＶＲＥＦＱを発生する第２基準電圧
発生器１８０と、バッファ電源供給電圧として内部電源
供給電圧ＶＩＮＴＱを発生するバッファ電源供給電圧発
生器１８０とを含む。第１と第２基準電圧発生器１７０
と１８０バッファ電源供給電圧発生器１９０は外部電源
供給電圧ＥＶＣを供給する。
電圧ＶＲＥＦを発生する第１基準電圧発生器１７０と、
第２基準電圧発生器ＶＲＥＦＱを発生する第２基準電圧
発生器１８０と、バッファ電源供給電圧として内部電源
供給電圧ＶＩＮＴＱを発生するバッファ電源供給電圧発
生器１８０とを含む。第１と第２基準電圧発生器１７０
と１８０バッファ電源供給電圧発生器１９０は外部電源
供給電圧ＥＶＣを供給する。
【００１４】図２はデータ出力バッファ１６０の詳細回
路構成を示している。データ出力バッファ１６０はＮＡ
ＮＤゲートＧ１，Ｇ２，及びＧ３と、インバータＩＶ１
及びＩＶ３と、ブスティング回路１６２と、出力駆動回
路１６４とを含む。第１ＮＡＮＤゲートＧ１は感知増幅
器とＩ／Ｏゲート回路１５０からデータ信号ＤＢｉを受
信する第１入力と、内部制御回路（図示しない）と、入
力信号ＤＢｉとＰＴＲＳＴのＮＡＮＤゲート論理出力信
号を提供する出力を含む。第１インバータＩＶ１はデー
タ信号ＤＢｉと反転された信号ＤＢｉバーとを受信する
入力を有する。第２インバータＩＶ２はインバータＩＶ
１から反転された信号ＤＢｉバーを受信する第１入力
と、制御信号ＰＴＲＳＴを受信する第２入力と、入力信
号ＤＢｉバーとＰＴＲＳＴのＮＡＮＤ論理出力信号を提
供する出力とを有する。第２インバータＩＶ３は第２Ｎ
ＡＮＤゲートＧ２の出力に結合された入力と、出力駆動
回路１６４に結合された出力を有する。ブスティング回
路１６２は第１ＮＡＮＤゲートＧ１の出力に結合された
入力を有するインバータＩＶ２と；インバータＩＶ２の
出力に結合された第１電極を有する電荷ポップキャパシ
ターＣ１と；ダイオド接続されたＮＭＯＳトランジスタ
ＭＮ９を経て内部電源供給電圧ＶＩＮＴＱに結合された
第２電極と、キャパシタＣ１の第２電極とダイオド接続
されたトランジスタ−ＭＮ９と共通に接続されたソース
と、出力駆動回路１６４に結合されたドレーンと第１Ｎ
ＡＮＤゲートＧ１に結合されたゲートを有するプールア
ップＰＭＯＳトランジスターＭＮ１０と；プールアップ
トランジスターＭＰ１０のドレーンに接続されたドレー
ンと、基準或は下部電源供給電圧（即ち、接地電圧）Ｇ
ＮＤに接続されたソースと、第３ＮＡＮＤゲートＧ３の
出力に結合されたゲートを有するプールダウンＮＭＯＳ
トランジスター出力駆動回路１６４は外部電源供給電圧
ＥＶＣに接続されたドレーンと、出力パッドＤＯＵＴに
結合されたソースと、ブスティング回路１６２内にトラ
ンジスターＭＰ１０とＭＮ１０のドレーンに結合された
ゲートと；出力パットＤＯＵＴに結合されたドレーン
と、基準電源供給電圧ＧＮＤに結合されたソースと、イ
ンバータＩＶ３の出力に結合されたゲートを有するプー
ルダウンＮＭＯＳトランジスターＭＮ１２を含む。この
構成の出力バッファ回路の動作は以下詳細に説明する。
路構成を示している。データ出力バッファ１６０はＮＡ
ＮＤゲートＧ１，Ｇ２，及びＧ３と、インバータＩＶ１
及びＩＶ３と、ブスティング回路１６２と、出力駆動回
路１６４とを含む。第１ＮＡＮＤゲートＧ１は感知増幅
器とＩ／Ｏゲート回路１５０からデータ信号ＤＢｉを受
信する第１入力と、内部制御回路（図示しない）と、入
力信号ＤＢｉとＰＴＲＳＴのＮＡＮＤゲート論理出力信
号を提供する出力を含む。第１インバータＩＶ１はデー
タ信号ＤＢｉと反転された信号ＤＢｉバーとを受信する
入力を有する。第２インバータＩＶ２はインバータＩＶ
１から反転された信号ＤＢｉバーを受信する第１入力
と、制御信号ＰＴＲＳＴを受信する第２入力と、入力信
号ＤＢｉバーとＰＴＲＳＴのＮＡＮＤ論理出力信号を提
供する出力とを有する。第２インバータＩＶ３は第２Ｎ
ＡＮＤゲートＧ２の出力に結合された入力と、出力駆動
回路１６４に結合された出力を有する。ブスティング回
路１６２は第１ＮＡＮＤゲートＧ１の出力に結合された
入力を有するインバータＩＶ２と；インバータＩＶ２の
出力に結合された第１電極を有する電荷ポップキャパシ
ターＣ１と；ダイオド接続されたＮＭＯＳトランジスタ
ＭＮ９を経て内部電源供給電圧ＶＩＮＴＱに結合された
第２電極と、キャパシタＣ１の第２電極とダイオド接続
されたトランジスタ−ＭＮ９と共通に接続されたソース
と、出力駆動回路１６４に結合されたドレーンと第１Ｎ
ＡＮＤゲートＧ１に結合されたゲートを有するプールア
ップＰＭＯＳトランジスターＭＮ１０と；プールアップ
トランジスターＭＰ１０のドレーンに接続されたドレー
ンと、基準或は下部電源供給電圧（即ち、接地電圧）Ｇ
ＮＤに接続されたソースと、第３ＮＡＮＤゲートＧ３の
出力に結合されたゲートを有するプールダウンＮＭＯＳ
トランジスター出力駆動回路１６４は外部電源供給電圧
ＥＶＣに接続されたドレーンと、出力パッドＤＯＵＴに
結合されたソースと、ブスティング回路１６２内にトラ
ンジスターＭＰ１０とＭＮ１０のドレーンに結合された
ゲートと；出力パットＤＯＵＴに結合されたドレーン
と、基準電源供給電圧ＧＮＤに結合されたソースと、イ
ンバータＩＶ３の出力に結合されたゲートを有するプー
ルダウンＮＭＯＳトランジスターＭＮ１２を含む。この
構成の出力バッファ回路の動作は以下詳細に説明する。
【００１５】データ信号ＤＢｉが高論理レベルであり
（或は反転されたＤＢｉバーが低論理レベルである）制
御信号ＰＴＲＳＴが高論理レベルであるとき、第１と第
３ＮＡＮＤゲートＧ１とＧ３の出力信号は低論理レベル
になり、第２ＮＡＮＤゲートＧ２の出力信号は高論理レ
ベルになる。ブスティング回路１６２において、（第１
プールダウンアップトランジスターと称した）プールダ
ウントランジスターはタンオフされる。結果として、電
荷ポンプキャパシタＣ１は第１プールアップトランジス
ターＭＰ１０を経て所定のブーストされた電圧（例え
ば、約ＶＩＮＴＱｘ１．８Ｖ）を第１プールアップノー
ドＤＯＫ或は出力駆動回路１６４内の（第２プールアッ
プトランジスターと称した）プールアップトランジスタ
ーＭＮ１１のゲートに提供する。ノードＤＯＫのブース
トされた電圧は有利な速度を提供し、内部電源供給電圧
ＶＩＮＴＱに依存する。このとき、低論理レベルはプー
ルアップノードＤＯＫバー或いは出力駆動回路１６４内
の（第２プールダウントランジスターと称した）プール
ダウントランジスターＭＮ１２に提供されるため、第２
プールダウントランジスターＭＮ１２はタンオフされ
る。従って、ノードＤＯＫの電圧レベルは電荷ポンプキ
ャパシタによるポンピング電位とインバータＩＶ２を通
じる電位の和であるから、第２プールアップトランジス
ターＭＮ１１はタンオンされ、出力パッドＤＯＵＴの電
圧レベルは高論理レベルになる。
（或は反転されたＤＢｉバーが低論理レベルである）制
御信号ＰＴＲＳＴが高論理レベルであるとき、第１と第
３ＮＡＮＤゲートＧ１とＧ３の出力信号は低論理レベル
になり、第２ＮＡＮＤゲートＧ２の出力信号は高論理レ
ベルになる。ブスティング回路１６２において、（第１
プールダウンアップトランジスターと称した）プールダ
ウントランジスターはタンオフされる。結果として、電
荷ポンプキャパシタＣ１は第１プールアップトランジス
ターＭＰ１０を経て所定のブーストされた電圧（例え
ば、約ＶＩＮＴＱｘ１．８Ｖ）を第１プールアップノー
ドＤＯＫ或は出力駆動回路１６４内の（第２プールアッ
プトランジスターと称した）プールアップトランジスタ
ーＭＮ１１のゲートに提供する。ノードＤＯＫのブース
トされた電圧は有利な速度を提供し、内部電源供給電圧
ＶＩＮＴＱに依存する。このとき、低論理レベルはプー
ルアップノードＤＯＫバー或いは出力駆動回路１６４内
の（第２プールダウントランジスターと称した）プール
ダウントランジスターＭＮ１２に提供されるため、第２
プールダウントランジスターＭＮ１２はタンオフされ
る。従って、ノードＤＯＫの電圧レベルは電荷ポンプキ
ャパシタによるポンピング電位とインバータＩＶ２を通
じる電位の和であるから、第２プールアップトランジス
ターＭＮ１１はタンオンされ、出力パッドＤＯＵＴの電
圧レベルは高論理レベルになる。
【００１６】一方、データ信号ＤＢｉは低論理レベル
（或いは反転されたデータ信号ＤＢｉバーは低論理レベ
ル）であり、制御信号ＰＴＲＳＴが高論理レベルである
時、第１と第３ＮＡＮＤゲートＧ１とＧ３の出力信号は
高論理レベルになり、第２ＮＡＮＤゲートＧ２の出力信
号は低論理レベルになる。したがって、第１プールアッ
プトランジスターＭＰ１０はタンオフされ、第２プール
ダウントランジスターＭＮ１０はタンオンされ、第２プ
ールダウントランジスターＭＮ１２はタンオンされる。
結果的に出力パットＤＯＵＴの電圧レベルは低論理レベ
ルになる。
（或いは反転されたデータ信号ＤＢｉバーは低論理レベ
ル）であり、制御信号ＰＴＲＳＴが高論理レベルである
時、第１と第３ＮＡＮＤゲートＧ１とＧ３の出力信号は
高論理レベルになり、第２ＮＡＮＤゲートＧ２の出力信
号は低論理レベルになる。したがって、第１プールアッ
プトランジスターＭＰ１０はタンオフされ、第２プール
ダウントランジスターＭＮ１０はタンオンされ、第２プ
ールダウントランジスターＭＮ１２はタンオンされる。
結果的に出力パットＤＯＵＴの電圧レベルは低論理レベ
ルになる。
【００１７】しかしながら、正常電源供給電圧レベルＬ
ＥＶＣ以上の高外部電源供給電圧ＨＥＶＣ（例えば、
２．５Ｖ）は上述した構成の半導体メモリ装置に供給さ
れ、ノードＤＯＫは本発明の前記従来の技術部分に述べ
たように外部電源供給電圧変化に関わらず、殆ど一定な
所定のブーストされた電圧で供給され、第２プールアッ
プトランジスターＭＮ１１の電流駆動能力（或いは電導
度）は正常状態にトランジスターＭＮ１１の電流駆動能
力により低くなる。結果的に、図６に示したように基準
記号ＡとＢが正常状態の時、高と低出力電圧を示し、記
号Ａ’は非正常状態の時、高出力電圧を示しているとこ
ろで外部電源供給電圧の変化によって、電圧出力高電圧
ＶＯＨと出力低電圧ＶＯＬとの間のスキューが発生され
る。従って、そのスキューの発生を防ぐのが必要であ
る。この解決方法は以下で説明する内部電源供給電圧発
生器２００にある。
ＥＶＣ以上の高外部電源供給電圧ＨＥＶＣ（例えば、
２．５Ｖ）は上述した構成の半導体メモリ装置に供給さ
れ、ノードＤＯＫは本発明の前記従来の技術部分に述べ
たように外部電源供給電圧変化に関わらず、殆ど一定な
所定のブーストされた電圧で供給され、第２プールアッ
プトランジスターＭＮ１１の電流駆動能力（或いは電導
度）は正常状態にトランジスターＭＮ１１の電流駆動能
力により低くなる。結果的に、図６に示したように基準
記号ＡとＢが正常状態の時、高と低出力電圧を示し、記
号Ａ’は非正常状態の時、高出力電圧を示しているとこ
ろで外部電源供給電圧の変化によって、電圧出力高電圧
ＶＯＨと出力低電圧ＶＯＬとの間のスキューが発生され
る。従って、そのスキューの発生を防ぐのが必要であ
る。この解決方法は以下で説明する内部電源供給電圧発
生器２００にある。
【００１８】図３は第１基準電圧発生器１７０の詳細な
回路構成を示している。第１基準電圧発生器１７０はレ
ジスタＲ１とＲ２と、ＮＭＯＳトランジスターＭＮ１と
ＭＮ２と、ＰＭＯＳトランジスターＭＰ１とで構成され
る。レジスターＲ１の一端部は外部電源供給電圧（上部
電源供給電圧）ＥＶＣに結合され、その他の端部は第１
基準電圧ＶＲＥＦを提供する第１ノード１４に結合され
る。レジスタＲ２の一端部は第１ノード１４に結合さ
れ、その他の端部は第２ノード１６に結合される。ＮＭ
ＯＳトランジスターＭＮ１ＴＯとＭＮ２は第２ノード１
６と基準電圧（下部電源供給電圧）ＧＮＤとの間に直列
に結合されたソース−ドレーン導電経路（即ち、チャン
ネル）を有する。ＮＭＯＳトランジスターＭＮ１とＭＮ
２のゲートは第１ノード１４と外部電源供給電圧ＥＶＣ
に各々結合される。ＰＭＯＳトランジスターＭＰ１は第
１ノード１４に結合されたソースと、接地電圧ＧＮＤに
結合されたドレーンと、第２ノード１６に結合されたゲ
ートと、第１基準電圧ＶＲＥＦに印加された本体（或い
はバルク）とを有する。
回路構成を示している。第１基準電圧発生器１７０はレ
ジスタＲ１とＲ２と、ＮＭＯＳトランジスターＭＮ１と
ＭＮ２と、ＰＭＯＳトランジスターＭＰ１とで構成され
る。レジスターＲ１の一端部は外部電源供給電圧（上部
電源供給電圧）ＥＶＣに結合され、その他の端部は第１
基準電圧ＶＲＥＦを提供する第１ノード１４に結合され
る。レジスタＲ２の一端部は第１ノード１４に結合さ
れ、その他の端部は第２ノード１６に結合される。ＮＭ
ＯＳトランジスターＭＮ１ＴＯとＭＮ２は第２ノード１
６と基準電圧（下部電源供給電圧）ＧＮＤとの間に直列
に結合されたソース−ドレーン導電経路（即ち、チャン
ネル）を有する。ＮＭＯＳトランジスターＭＮ１とＭＮ
２のゲートは第１ノード１４と外部電源供給電圧ＥＶＣ
に各々結合される。ＰＭＯＳトランジスターＭＰ１は第
１ノード１４に結合されたソースと、接地電圧ＧＮＤに
結合されたドレーンと、第２ノード１６に結合されたゲ
ートと、第１基準電圧ＶＲＥＦに印加された本体（或い
はバルク）とを有する。
【００１９】第１基準電圧ＶＲＥＦはＰＭＯＳトランジ
スターＭＰ１のスレショルド電圧Ｖtp1とＮＭＯＳトラ
ンジスターＭＮ１のドレーン電圧ＶDN1との和である。
第１基準電圧ＶＲＥＦは以下のように表示できる。 ＶＲＥＦ＝ ＶTP1 ＋ ＶDN1 ＝ ＶTP1＋（ＶTP1／Ｒ２）ＲTR ＝ ＶTP1＋（１＋ＲTR／Ｒ２） ここで、ＲTRはＮＭＯＳトランジスターＭＮ１とＭＮ２
の等価抵抗値の和である。
スターＭＰ１のスレショルド電圧Ｖtp1とＮＭＯＳトラ
ンジスターＭＮ１のドレーン電圧ＶDN1との和である。
第１基準電圧ＶＲＥＦは以下のように表示できる。 ＶＲＥＦ＝ ＶTP1 ＋ ＶDN1 ＝ ＶTP1＋（ＶTP1／Ｒ２）ＲTR ＝ ＶTP1＋（１＋ＲTR／Ｒ２） ここで、ＲTRはＮＭＯＳトランジスターＭＮ１とＭＮ２
の等価抵抗値の和である。
【００２０】この方程式から、外部電源供給電圧ＥＶＣ
は第１基準電圧ＴＶＲＥＦを発生する回路１７０に影響
を与えないことを認識しなければならない。スレショル
ド電圧ＶTP1が温度に逆比例し、抵抗値の和ＲTRが温度
に比例するため、基準電圧の温度変化の影響は最小化さ
れる。
は第１基準電圧ＴＶＲＥＦを発生する回路１７０に影響
を与えないことを認識しなければならない。スレショル
ド電圧ＶTP1が温度に逆比例し、抵抗値の和ＲTRが温度
に比例するため、基準電圧の温度変化の影響は最小化さ
れる。
【００２１】図４を参照すると、第２基準電圧発生器１
８０の詳細回路構成を示している。第２基準電圧発生器
１８０は差動増幅器２１２と、プールアップ駆動器２１
４と、電圧分割器２１６とを含む。差動増幅器２１２は
ＰＭＯＳトランジスターＭＰ２とＭＰ３によって形成さ
れる電流ミラー（ｃｕｒｒｅｎｔ ｍｉｒｒｏｒ）と、
ＮＭＯＳトランジスターＭＮ３とＭＮ４によって形成さ
れた差動対と、ＮＭＯＳトランジスターＭＮ５によって
形成された電流シンカー（ｃｕｒｒｅｎｔ ｓｉｎｋｅ
ｒ）で構成される。電流ミラーＭＰ２とＭＰ３には外部
電源供給電圧ＥＶＣが供給される。トランジスターＭＰ
２とＭＰ３の本体は外部電源供給電圧ＥＶＣに結合され
る。第１基準電圧ＶＲＥＦはトランジスターＭＮ３とＭ
Ｎ５のゲートに印加される。トランジスターＭＮ４のゲ
ートは電源分割器２１６に結合される。出力ノード１７
はプールアップ分割器２１４に結合される。差動増幅器
２１２は第１基準電圧ＶＲＥＦを分割器２１６の分割さ
れた電圧Ｖｄｉｖと比較して、比較電圧Ｓｃｏｍｐを発
生する。分割された電圧Ｖｄｉｖが第１基準電圧ＶＲＥ
Ｆより低いとき、比較電圧Ｓｃｏｍｐは減少され、第２
基準電圧ＶＲＥＦＱを増加させる。反面、分割された電
圧Ｖｄｉｖが第１基準電圧ＶＲＥＦより高いとき、比較
電圧Ｓｃｏｍｐは増加され、第２基準電圧ＶＲＥＦＱを
減少させる。プールアップ駆動器２１４はゲートがノー
ド１７に結合されたＰＭＯＳトランジスターＭＰ４を含
む。トランジスターＭＰ４のソース−ドレーンチャンネ
ルは第２基準電圧ＶＲＥＦＱを提供するために、外部電
源供給電圧ＥＶＣとノード１８との間に結合される。プ
ールアップ駆動器２１４は外部電源供給電圧ＥＶＣによ
って第２基準電圧を駆動する。電圧駆動器２１６はノー
ド１８と接地電圧ＧＮＤとの間に直列に結合された２つ
の抵抗器ー接続ＰＭＯＳトランジスターＭＰ５とＭＰ６
で構成される。トランジスターＭＰ５とＭＰ６の接合ノ
ード１９は差動増幅器２１２内のトランジスターＭＮ４
のゲートに結合される。トランジスタＭＰ５の本体は外
部電源供給電圧ＥＶＣに結合される。電圧分割器２１６
は第２電圧ＶＲＥＦＱを電圧Ｖｄｉｖで分割される。こ
の電圧Ｖｄｉｖはノード１９を経て差動増幅器２１２に
提供される。
８０の詳細回路構成を示している。第２基準電圧発生器
１８０は差動増幅器２１２と、プールアップ駆動器２１
４と、電圧分割器２１６とを含む。差動増幅器２１２は
ＰＭＯＳトランジスターＭＰ２とＭＰ３によって形成さ
れる電流ミラー（ｃｕｒｒｅｎｔ ｍｉｒｒｏｒ）と、
ＮＭＯＳトランジスターＭＮ３とＭＮ４によって形成さ
れた差動対と、ＮＭＯＳトランジスターＭＮ５によって
形成された電流シンカー（ｃｕｒｒｅｎｔ ｓｉｎｋｅ
ｒ）で構成される。電流ミラーＭＰ２とＭＰ３には外部
電源供給電圧ＥＶＣが供給される。トランジスターＭＰ
２とＭＰ３の本体は外部電源供給電圧ＥＶＣに結合され
る。第１基準電圧ＶＲＥＦはトランジスターＭＮ３とＭ
Ｎ５のゲートに印加される。トランジスターＭＮ４のゲ
ートは電源分割器２１６に結合される。出力ノード１７
はプールアップ分割器２１４に結合される。差動増幅器
２１２は第１基準電圧ＶＲＥＦを分割器２１６の分割さ
れた電圧Ｖｄｉｖと比較して、比較電圧Ｓｃｏｍｐを発
生する。分割された電圧Ｖｄｉｖが第１基準電圧ＶＲＥ
Ｆより低いとき、比較電圧Ｓｃｏｍｐは減少され、第２
基準電圧ＶＲＥＦＱを増加させる。反面、分割された電
圧Ｖｄｉｖが第１基準電圧ＶＲＥＦより高いとき、比較
電圧Ｓｃｏｍｐは増加され、第２基準電圧ＶＲＥＦＱを
減少させる。プールアップ駆動器２１４はゲートがノー
ド１７に結合されたＰＭＯＳトランジスターＭＰ４を含
む。トランジスターＭＰ４のソース−ドレーンチャンネ
ルは第２基準電圧ＶＲＥＦＱを提供するために、外部電
源供給電圧ＥＶＣとノード１８との間に結合される。プ
ールアップ駆動器２１４は外部電源供給電圧ＥＶＣによ
って第２基準電圧を駆動する。電圧駆動器２１６はノー
ド１８と接地電圧ＧＮＤとの間に直列に結合された２つ
の抵抗器ー接続ＰＭＯＳトランジスターＭＰ５とＭＰ６
で構成される。トランジスターＭＰ５とＭＰ６の接合ノ
ード１９は差動増幅器２１２内のトランジスターＭＮ４
のゲートに結合される。トランジスタＭＰ５の本体は外
部電源供給電圧ＥＶＣに結合される。電圧分割器２１６
は第２電圧ＶＲＥＦＱを電圧Ｖｄｉｖで分割される。こ
の電圧Ｖｄｉｖはノード１９を経て差動増幅器２１２に
提供される。
【００２２】正常外部電源供給電圧以上の外部電源供給
電圧が本発明の半導体メモリチップに供給されるとき、
分割器回路２１６内のＰＭＯＳトランジスターＭＰ６の
スレショルド電圧ＶTP6が増加され、分割された電圧Ｖ
ｄｉｖが増加されるようにする。結果的に、正常外部供
給電圧（例えば、２．５Ｖ）以上の外部電源供給電圧が
本発明のメモリに供給されると、図７に示したように分
割された電圧Ｖｄｉｖが比較的に増加され、第１基準電
圧ＶＲＥＦが一定（例えば、１．１Ｖ）に維持されるか
ら、第２基準電圧ＶＲＥＦＱが減少される。
電圧が本発明の半導体メモリチップに供給されるとき、
分割器回路２１６内のＰＭＯＳトランジスターＭＰ６の
スレショルド電圧ＶTP6が増加され、分割された電圧Ｖ
ｄｉｖが増加されるようにする。結果的に、正常外部供
給電圧（例えば、２．５Ｖ）以上の外部電源供給電圧が
本発明のメモリに供給されると、図７に示したように分
割された電圧Ｖｄｉｖが比較的に増加され、第１基準電
圧ＶＲＥＦが一定（例えば、１．１Ｖ）に維持されるか
ら、第２基準電圧ＶＲＥＦＱが減少される。
【００２３】図５はバッファ電源供給電圧発生器１９０
の詳細回路構成を示している。バッファ電源供給電圧１
９０は差動増幅器２３０と、プールアップ駆動器２３２
と、データ出力バッファ１６０に内部電源供給電圧ＶＩ
ＮＴＱを提供する出力ノード２３４を含む。差動増幅器
２３０はＰＭＯＳトランジスターＭＰ７とＭＰ８によっ
て形成される電流ミラーと、比較電圧を提供する出力ノ
ード５０と、ＮＭＯＳトランジスターＭＮ６とＭＮ７に
よって形成された差動対と、ＮＭＯＳトランジスタＭＮ
８によって形成された電流シンカーとを含む。電流ミラ
ートランジスターＭＰ７と８は外部電源供給電圧ＥＶＣ
で供給される。トランジスターＭＰ７とＭＰ８の本体は
外部電源供給電圧ＥＶＣに結合される。第基準電圧ＶＲ
ＥＦＱはトランジスタＭＮ６のゲートに結合され、内部
電源供給電圧ＶＩＮＴＱはトランジスターＭＮ７のゲー
トに結合される。電流シンカートランジスターＭＮ８は
内部制御回路（図示しない）からの制御信号ＰＶＩＮＴ
ＱＥに供給される。プールアップ駆動器２１４はゲート
がノード５０に結合されたＰＭＯＳトランジスターＭＰ
９を含む。トランジスターＭＰ９のソース−ドレーンチ
ャンネルは外部電源供給電圧ＥＶＣとノード２３４との
間に結合される。プールアップ駆動器２１４は外部電源
供給電圧ＥＶＣを使用して内部電源供給電圧ＶＩＮＴＱ
Ｑを駆動する。
の詳細回路構成を示している。バッファ電源供給電圧１
９０は差動増幅器２３０と、プールアップ駆動器２３２
と、データ出力バッファ１６０に内部電源供給電圧ＶＩ
ＮＴＱを提供する出力ノード２３４を含む。差動増幅器
２３０はＰＭＯＳトランジスターＭＰ７とＭＰ８によっ
て形成される電流ミラーと、比較電圧を提供する出力ノ
ード５０と、ＮＭＯＳトランジスターＭＮ６とＭＮ７に
よって形成された差動対と、ＮＭＯＳトランジスタＭＮ
８によって形成された電流シンカーとを含む。電流ミラ
ートランジスターＭＰ７と８は外部電源供給電圧ＥＶＣ
で供給される。トランジスターＭＰ７とＭＰ８の本体は
外部電源供給電圧ＥＶＣに結合される。第基準電圧ＶＲ
ＥＦＱはトランジスタＭＮ６のゲートに結合され、内部
電源供給電圧ＶＩＮＴＱはトランジスターＭＮ７のゲー
トに結合される。電流シンカートランジスターＭＮ８は
内部制御回路（図示しない）からの制御信号ＰＶＩＮＴ
ＱＥに供給される。プールアップ駆動器２１４はゲート
がノード５０に結合されたＰＭＯＳトランジスターＭＰ
９を含む。トランジスターＭＰ９のソース−ドレーンチ
ャンネルは外部電源供給電圧ＥＶＣとノード２３４との
間に結合される。プールアップ駆動器２１４は外部電源
供給電圧ＥＶＣを使用して内部電源供給電圧ＶＩＮＴＱ
Ｑを駆動する。
【００２４】内部電源供給電圧ＶＩＮＴＱが第２基準電
圧ＶＲＥＦＱより低いとき、ノード５０の比較電圧は減
少され、内部電源供給電圧ＶＩＮＴＱが増加する。反
面、内部電源供給電圧ＶＩＮＴＱが第２基準電圧ＶＲＥ
ＦＱより高いとき、ノード５０の比較電圧は増加され、
内部電源供給電圧ＶＩＮＴＱが減少する。
圧ＶＲＥＦＱより低いとき、ノード５０の比較電圧は減
少され、内部電源供給電圧ＶＩＮＴＱが増加する。反
面、内部電源供給電圧ＶＩＮＴＱが第２基準電圧ＶＲＥ
ＦＱより高いとき、ノード５０の比較電圧は増加され、
内部電源供給電圧ＶＩＮＴＱが減少する。
【００２５】
【発明の効果】従って、正常外部電源供給電圧以上の外
部電源供給電圧が本発明の半導体チップに供給される
時、第２基準電圧ＶＲＥＦＱが減少され、第２プールア
ップトランジスターＭＮ１１の第２プールアップトラン
ジスターＭＮ１１のゲート−ソース電圧Ｖｇｓが減少さ
れる（図６参照）ようになるから、内部電源供給電圧Ｖ
ＩＮＴＱは相対的に減少される。これは高ＥＶＣによっ
て発生されたドレーン−ソース電圧Ｖｄｓの増加を補償
し、トランジスターＭＮ１１は外部電源供給電圧にもか
かわらず、一定な電流駆動能力を有して、外部電源供給
電圧の変化による高出力電圧ＶＯＨと低出力ＶＯＬとの
間のスキューの発生を防ぐことができる。
部電源供給電圧が本発明の半導体チップに供給される
時、第２基準電圧ＶＲＥＦＱが減少され、第２プールア
ップトランジスターＭＮ１１の第２プールアップトラン
ジスターＭＮ１１のゲート−ソース電圧Ｖｇｓが減少さ
れる（図６参照）ようになるから、内部電源供給電圧Ｖ
ＩＮＴＱは相対的に減少される。これは高ＥＶＣによっ
て発生されたドレーン−ソース電圧Ｖｄｓの増加を補償
し、トランジスターＭＮ１１は外部電源供給電圧にもか
かわらず、一定な電流駆動能力を有して、外部電源供給
電圧の変化による高出力電圧ＶＯＨと低出力ＶＯＬとの
間のスキューの発生を防ぐことができる。
【図１】 本発明による半導体メモリ装置の実施の形態
を示すブロック図である。
を示すブロック図である。
【図２】 図１に示したデータ出力バッファの詳細な回
路図である。
路図である。
【図３】 図１に示した第１基準電圧発生器の詳細な回
路図である。
路図である。
【図４】 図１に示した第２基準電圧発生器の詳細な回
路図である。
路図である。
【図５】 図１に示したバッファ電源供給電圧発生器の
詳細な回路図である。
詳細な回路図である。
【図６】 外部電源供給電圧の変化による高出力電圧と
てい出力電圧との間にスキューを示した図である。
てい出力電圧との間にスキューを示した図である。
【図７】 外部電源供給電圧と第２基準電圧発生器との
関係を示した図である。
関係を示した図である。
１００：半導体メモリ装置 １１０：ローアドレスバッファ回路 １２０：カラムアドレスバッファ回路 １２５：メモリセルアレー １３０：ローディコーダ回路 １４０：カラムディコーダ回路 １５０：入力／出力ゲート回路 １６０：データ出力バッファ回路 １７０：第１基準電圧発生器 １８０：第２基準電圧発生器 １９０：バッファ電源供給発生器 ２００：内部電源供給電圧発生器
Claims (10)
- 【請求項１】 データを出力するデータ出力バッファ
と、 外部電源供給電圧の供給に基づいて内部電源供給電圧を
発生して前記内部電源供給電圧を前記データ出力バッフ
ァに提供する内部電源供給電圧発生器とを備えることを
特徴とする集積回路メモリ装置。 - 【請求項２】 電源供給電圧が所定の電圧以上である場
合、内部電源供給電圧が外部電源供給電圧に逆比例する
ことを特徴とする請求項１に記載の集積回路メモリ装
置。 - 【請求項３】 電源供給電圧が所定の電圧以下である場
合、内部電源供給電圧が外部電源供給電圧に比例するこ
とを特徴とする集積回路メモリ装置。 - 【請求項４】 データを貯蔵する複数のメモリセルを含
むメモリセルアレーと、 貯蔵されたデータを感知して増幅する感知増幅器と、 感知されたデータを受信して前記受信されたデータを外
部に提供するデータ出力バッファと、 第１基準電圧を発生する第１基準電圧発生器と、 外部電源供給電圧に基準に基づいて第２基準電圧を発生
する第２基準電圧発生器と、 前記第２基準電圧に基づいて内部電源供給電圧を発生し
て、前記内部電源供給電圧を前記データ出力バッファに
提供するバッファ電源供給電圧発生器とを備えることを
特徴とする集積回路メモリ装置。 - 【請求項５】 外部電源供給電圧が所定の電圧以上であ
る場合、前記第２基準電圧が外部電源供給電圧に逆比例
することを特徴とする請求項４に記載の集積回路メモリ
装置。 - 【請求項６】 外部電源供給電圧が所定の電圧以下であ
る場合、第２基準電圧が外部電源供給電圧に比例するこ
とを特徴とする集積回路メモリ装置。 - 【請求項７】 前記第１基準電圧発生器が、 前記第１基準電圧を提供する第１ノードと、 前記外部電源供給電圧に結合された第１端部と前記第１
ノードに結合された第２端部とを有する第１レジスター
と、 第２ノードと、 前記第１ノードに結合された第１端部と前記第２ノード
に結合された第２端部とを有する第２レジスターと、 前記第２ノードに結合されたドレーンと、ソースと、前
記第１ノードに結合されたゲートとを有する第１ＮＭＯ
Ｓトランジスターと、 前記第１ＮＭＯＳトランジスターのソースに結合された
ドレーンと、第３基準電圧に結合されたソースと、前記
外部電源供給電圧に結合されたゲートとを有する第２Ｎ
ＭＯＳトランジスターと、 前記第１ノードに結合されたソースと、第３基準電圧に
結合されたドレーンと、前記第２ノードに結合されたゲ
ートと、前記第１ノードに結合された本体とを有する第
ＰＭＯＳトランジスターとを備えることを特徴とする請
求項４に記載の集積回路メモリ装置。 - 【請求項８】 前記第２基準電圧発生器が、 前記第２基準電圧を分割された電圧に分割する電圧分割
器と、 前記第１基準電圧と前記分割された電圧とを比較して比
較電圧を発生する差動増幅器と、 前記比較電圧に応じて、外部電源供給電圧によって第２
基準電圧を分割するプールアップ分割器とを備えること
を特徴とする請求項４に記載の集積回路メモリ装置。 - 【請求項９】 前記電圧分割器が、 前記分割された電圧を提供するノードと、 前記第２基準電圧に結合されたソースと、前記ノードに
結合されたドレーンと、前記ノードに結合されたゲート
と、前記第２基準電圧に結合された本体を有する第１Ｐ
ＭＯＳトランジスターと、 前記ノードに結合されたソースと、前記第３基準電圧に
結合されたドレーンと、前記ノードに結合されたゲート
と、前記外部電源供給電圧に結合された本体を有する第
２ＰＭＯＳトランジスターと、 を備えることを特徴とする請求項８に記載の集積回路メ
モリ装置。 - 【請求項１０】 基準電圧を発生する回路において、 上部電源供給電圧を提供する第１ノードと、 下部電源供給電圧を提供する第２ノードと、 入力電圧受信する第３ノードと、 前記基準電圧を提供する第４ノードと、 前記基準電圧を分割された電圧に分割する電圧分割器
と、 前記入力電圧と前記分割された電圧とを比較して比較電
圧を発生する差動増幅器と、 前記比較電圧に応じて、前記上部電源供給電圧によって
基準電圧を分割するプールアップ分割器とを備え、 前記電圧分割器が、 前記分割された電圧を提供する第４ノードと、 前記第４ノードに結合されたソースと、第５ノードに結
合されたドレーンと、前記第５ノードに結合されたゲー
トと、前記第４ノードに結合された本体を有する第１Ｐ
ＭＯＳトランジスターと、 前記第５ノードに結合されたソースと、前記第２ノード
に結合されたドレーンと、前記第２ノードに結合された
ゲートと、前記第１ノードに結合された本体を有する第
２ＰＭＯＳトランジスターとを備えることを特徴とする
基準電圧発生回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970045862A KR100266901B1 (ko) | 1997-09-04 | 1997-09-04 | 내부 전원 전압 발생 회로 및 그것을 이용한 반도체 메모리 장치 |
| KR199745862 | 1997-09-04 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11149774A true JPH11149774A (ja) | 1999-06-02 |
| JP3810220B2 JP3810220B2 (ja) | 2006-08-16 |
Family
ID=19520890
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25018798A Expired - Fee Related JP3810220B2 (ja) | 1997-09-04 | 1998-09-03 | 内部電源供給発生器を有する集積回路半導体メモリ装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6100744A (ja) |
| JP (1) | JP3810220B2 (ja) |
| KR (1) | KR100266901B1 (ja) |
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