JPH11112728A - 半導体装置と密着型イメージセンサ - Google Patents

Abstract

(57)【要約】 【課題】 密着型イメージセンサにおいて、チップ間段
差に起因するＦＰＮを除去し、ダーク補正を必要としな
い高性能型を提供すること課題とする。 【解決手段】 密着型イメージセンサにおいて、半導体
光センサチップが実装基板上に複数実装されたセンサモ
ジュールと、少なくとも前記ノイズ信号を入力するノイ
ズ信号入力バッファ手段と、前記光信号を入力する光信
号入力バッファ手段と、前記ノイズ信号入力バッファア
ンプと前記光信号入力バッファアンプとの差分をとる差
動手段と、前記差動手段の出力をクランプする電圧クラ
ンプ手段と、が同一半導体基板上に形成された半導体装
置、とを有することを特徴とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ファクシミリ、イ
メージスキャナ、ディジタル複写機、あるいはＸ線撮像
装置等の画像読み取りを行う半導体装置とこれを用いる
１次元の密着型イメージセンサに関し、特に、半導体光
センサチップが実装基板上に複数個実装された密着型イ
メージセンサにおいて、チップ間段差に起因する固定パ
ターンノイズ（ＦＰＮ）の除去、及びコスト低減に関す
るものである。

【０００２】

【従来の技術】近年、一次元の光電変換装置の分野にお
いては、縮小光学系を用いたＣＣＤの他に、複数の半導
体光センサチップを複数実装した等倍系の密着型イメー
ジセンサの開発が積極的に行われている。

【０００３】図９、図１０に各画素に増幅素子を有する
増幅型の半導体光センサチップを複数実装した密着型イ
メージセンサの従来例を示す。図９は密着型イメージセ
ンサとして一次元の多数の画素で形成して対面する原稿
等の画像を直接読み出す構成中、各画素に有する１次元
の密着型イメージセンサの１ｂｉｔ分の回路図を示し、
図１０はそのタイミングチャートである（テレビジョン
学会誌Vo1.47,No.9(1993),pp.1180）。

【０００４】従来例において、各画素に用いている増幅
素子のバラツキが固定パターンノイズ（ＦＰＮ）となる
ため、光信号（Ｓ信号）と暗状態の信号（Ｎ信号）の差
分をとることにより、チップ内のＦＰＮの除去を行って
いる。

【０００５】この回路動作、及びＦＰＮ除去について、
図９及び図１０により説明する。まず、光電変換素子の
センサに光量ｈνに応じた光信号を蓄積する。蓄積が終
了した後、ＰＮ接合部に接続したエミッタホロワ型のト
ランジスタ９をフローティング状態として、転送パルス
φTSをオンして、ノイズを含む光信号を光信号保持容量
ＣＴＳ１に転送する。続いて、リセットパルスφERSを
オンしてセンサのリセット動作を行い、その後転送パル
スφTNをオンしてセンサのノイズ信号をノイズ信号保持
容量ＣＴＮ２に転送し、再度、リセットパルスφBRSを
オンしてＭＯＳを導通し、リセットパルスφERSをオン
してＭＯＳ３０を導通し、センサのリセット動作を行っ
て、その後蓄積動作にはいる。

【０００６】一方、蓄積動作中にシフトレジスタが走査
を開始する。まず、最初に光信号共通出力線３、及びノ
イズ信号共通出力線４をリセットＭＯＳ５，６を用いて
リセットした後、光信号保持容量ＣＴＳ１及びノイズ信
号保持容量ＣＴＮ２のデータを共通出力線３，４に接続
されたそれぞれ各共通出力線の容量ＣHS７，ＣHN８との
容量分割にて出力する。ここで、保持容量ＣHS７，ＣHN
８は各共通出力線の容量であるが、以後、光信号共通出
力線をＣHS、ノイズ信号共通出力線をＣHNと定義する。
その後、再び容量ＣHS７，ＣHN８をリセットＭＯＳ５，
６をオンしてリセットして、次のｂｉｔの光信号を保持
容量ＣＴＳ，ＣＴＮのデータに読み出す。

【０００７】この動作を繰り返してすべてのｂｉｔの信
号を出力する。出力された信号はそれぞれボルテージホ
ロア型アンプ１３，１４を介して差動アンプ３３に入力
され以上を集積したＩＣの出力となる。ここで、チップ
内の固定パターンノイズＦＰＮは、主に各画素のバイポ
ーラトランジスタ９のｈFE等のバラツキに起因するもの
が主であり、上記の保持容量ＣＴＳ，ＣＴＮに蓄積して
共通信号線に読み出して各共通線の信号の差を読み出す
通称Ｓ−Ｎ方式により、画素ごとのバイポーラトランジ
スタ９のｈFEバラツキに起因するＦＰＮを除去すること
が可能となる。

【０００８】以上はチップ内で発生するＦＰＮの除去方
法であるが、半導体光センサチップを複数実装した等倍
系の密着型イメージセンサの場合、密着型ゆえに１次元
ラインセンサのチップを複数個従属接続した構成である
ので、出力アンプ３３のオフセットにより発生するチッ
プ間段差によるＦＰＮも生じるが、ＤＣカット容量３４
とアンプ３６の入力部をアースレベルに固定するＭＯＳ
３５とで構成するクランプ回路２０４を設けることによ
り、このチップ間段差によるＦＰＮの抑制を図ってい
る。

【０００９】

【発明が解決しようとする課題】しかしながら、従来技
術においても、出力バッファアンプのオフセットに起因
するチップ間段差によるＦＰＮを実用上問題にならない
程度まで除去することは困難である。特に、出力バッフ
ァアンプの初段をＭＯＳトップ構成にした場合は、ＭＯ
Ｓのしきい値のアンバランスがオフセットに影響するた
め、実際には例えば１０ｍＶのオフセットばらつきが生
じ、実装後のＦＰＮも同程度生じることになる。従っ
て、高階調を得ようとするとチップ毎のダーク補正が必
要となり、システムコストアップがアップするという問
題を有している。

【００１０】また、従来技術においては、おのおののセ
ンサチップの内部にセンサや保持容量等の大規模なアナ
ログ回路を有しており、かつそのチップを１０〜２０個
程度、マルチ実装して用いているため、アナログ回路部
分のチップ面積が増大し、コスト低減が困難である。

【００１１】更に、センサチップは光信号読み出し・リ
セット用のＭＯＳ等のディジタル回路と上記アナログ回
路が混在しており、センサ出力がディジタル回路で発生
するノイズの影響を受けやすいという問題も有してい
る。

【００１２】［発明の目的］本発明の目的は、チップ間
段差に起因するＦＰＮを除去し、ダーク補正を必要とし
ない高性能の密着型イメージセンサを提供することにあ
る。

【００１３】また、本発明は従来技術ではダーク補正手
段を不要とすると共に、困難であったチップ面積増大に
よるコストアップを回避し、安価な密着型イメージセン
サを提供することにある。

【００１４】

【課題を解決するための手段】上記の課題を解決するた
めに、本発明は、半導体装置において、複数の光電変換
素子の光信号とノイズ信号とをそれぞれ読み出して保持
する信号保持手段と、前記信号保持手段の光信号とノイ
ズ信号とをそれぞれ出力する共通出力線と、該共通出力
線をそれぞれリセットするリセット手段と、該それぞれ
の共通出力線から出力する読み出し手段とを有する半導
体光センサチップが実装基板上に複数実装されたセンサ
モジュールと、前記センサモジュールにおいて、前記各
半導体光センサチップの光信号及びノイズ信号を入力す
る光信号入力バッファ手段及びノイズ信号入力バッファ
手段と、前記ノイズ信号入力バッファ手段と前記光信号
入力バッファ手段との差分をとる差動手段と、前記差動
手段の出力をクランプする電圧クランプ手段と、が同一
半導体基板上に形成されたことを特徴とする。

【００１５】また、本発明は、複数の光電変換手段と、
該光電変換手段からノイズ信号を読み出して保持するノ
イズ信号保持手段と、前記光電変換手段から光信号を読
み出して保持する光信号保持手段と、前記ノイズ信号を
各光電変換手段から出力するノイズ信号共通出力線と、
前記光信号を各光電変換手段から出力する光信号共通出
力線と、前記ノイズ信号共通出力線、及び前記光信号共
通出力線をリセットするリセット手段と、前記ノイズ信
号保持手段の信号及び前記光信号保持手段の信号を、前
記ノイズ信号共通出力線及び前記光信号共通出力線との
容量分割で読み出す読み出し手段と、を有する半導体光
センサチップが実装基板上に複数実装されたセンサモジ
ュールと、少なくとも前記ノイズ信号を入力するノイズ
信号入力バッファ手段と、前記光信号を入力する光信号
入力バッファ手段と、前記ノイズ信号入力バッファアン
プと前記光信号入力バッファアンプとの差分をとる差動
手段と、前記差動手段の出力をクランプする電圧クラン
プ手段と、が同一半導体基板上に形成された半導体装
置、とを有することを特徴とする。

【００１６】また、本発明は、複数の光電変換手段と、
前記光電変換手段からノイズ信号を読み出して保持する
ノイズ信号保持手段と、前記光電変換手段から光信号を
読み出して保持する光信号保持手段と、前記ノイズ信号
及び光信号を出力する共通出力線と、前記共通出力線を
リセットするリセット手段と、前記ノイズ信号保持手段
のノイズ信号及び前記光信号保持手段の光信号とを、前
記共通出力線との容量分割で順次読み出す読み出し手段
と、を有する半導体光センサチップが、実装基板上に複
数実装されたセンサモジュールと、少なくとも、信号入
力バッファアンプと、前記信号入力バッファアンプの出
力を増幅する増幅アンプと、前記増幅アンプの出力を出
力する出力バッファアンプと、前記増幅アンプと前記出
力バッファアンプとの間に設けられた電圧クランプ手段
と、が同一半導体基板上に形成された半導体装置と、を
有することを特徴とする以下、実施形態例を用いて本発
明の構成、および作用効果について説明する。

【００１７】

【発明の実施の形態】図１は本発明の密着型イメージセ
ンサのセンサ実装基板の模式的図面である。図１におい
て、複数のセンサチップ１００，１００’，１００”…
１００ⁿとアンプチップ２００及びコンデンサ／抵抗等
の部品が同一実装基板３００上に実装されている。

【００１８】本発明の構成により、アンプチップをセン
サチップと同一基板上に実装することで、モジュール／
ユニットの体積を抑制することができる。

【００１９】また、センサチップの出力線の外来ノイズ
低減も出力の安定化をはかることも可能となる。ここ
で、アンプチップはセラミックパッケージ状態のものを
ハンダ実装しても良いし、ベアチップをダイボン装置し
ても良い。ベアチップをダイボン実装する場合には、セ
ンサチップの短辺長とアンプチップの短辺長をほぼ同一
にすると、チップのチャックを共有化できるため、実装
工数の削減も可能となる。

【００２０】センサチップ、およびアンプチップの等価
回路を図２に示す。図２において、本発明におけるセン
サチップは、複数の光電変換手段１０，１０’，１０”
と、光電変換手段からノイズ信号を読み出して保持する
ノイズ信号保持手段２，２’，２”と、光電変換手段か
ら光信号を読み出して保持する光信号保持手段１，
１’，１”と、ノイズ信号共通出力線４と、光信号共通
出力線３と、ノイズ信号共通出力線４、及び光信号共通
出力線３をリセットするリセット手段５，６と、前記ノ
イズ信号保持手段２，２’，２”の信号、及び前記光信
号保持手段１，１’，１”の信号を、ノイズ信号共通出
力線４、及び光信号共通出力線３の容量８，７との容量
分割で読み出す読み出し手段と、を有している。

【００２１】ここで、光電変換手段１０，１０’，１
０”としては、例えばＢＡＳＩＳのようにバイポーラ素
子を用いたものや、ホトダイオードとＭＯＳアンプを用
いたものが好適である。

【００２２】光電変換手段１０，１０’，１０”により
得られた光信号は光信号保持容量ＣＴＳ１，１’，
１”、およびノイズ信号保持容量ＣＴＮ２，２’，２”
に全ｂｉｔ一括的に転送パルスφTS，φTNをオンしてそ
れぞれ読み出される。その後、光信号共通出力線３、及
びノイズ信号共通出力線４をリセットＭＯＳ５，６を用
いてリセットした後、ＣＴＳ，ＣＴＮのデータを共通出
力線３，４にシフトレジスタＳＲのシフトパルスφ１…
φ３を用いて順次、容量分割にて出力する。ここで、Ｃ
ＨＳ７，ＣＨＮ８は各共通出力線の容量であるが、以
後、光信号共通出力線をＣＨＳ、ノイズ信号共通出力線
をＣＨＮと定義する。

【００２３】容量分割された出力はアンプ１１，１２で
インピーダンス変換された後、アナログスイッチ１４，
１５を介して実装基板上の光信号線１０１、ノイズ信号
線１０２に出力される。尚、ここで、アンプ１１，１２
は２段ソースホロアとしているが、例えば、通常のボル
テージホロアを用いても構わない。

【００２４】半導体光センサチップの光信号、およびノ
イズ信号はワイヤボンディングにより実装基板上の各端
子９９を介して光信号線１０１、ノイズ信号線１０２は
センサと同一基板上に実装されたアンプチップ２００に
入力される。

【００２５】アンプチップ２００は、ノイズ信号を入力
するノイズ信号入力バッファアンプ２０１、光信号を入
力する光信号入力バッファアンプ２０２、ノイズ信号入
力バッファアンプと光信号入力バッファアンプの差分を
とる差動アンプ２０３、差動アンプ２０３に接続してそ
の後段に設けられた電圧クランプ手段２０４、及び、出
力バッファアンプ２０５、を有している。

【００２６】ここで、電圧クランプ手段２０４は、クラ
ンプ容量２０６、ＭＯＳスイッチ２０７で構成され、ク
ランプリセット電圧Ｖ_CDにクランプされる。

【００２７】また、増幅機能を付加する場合には、例え
ば差動アンプ２０３に増幅機能を付加しても良いし、差
動アンプ２０３の後段にゲインアンプを挿入しても良
い。

【００２８】また、本発明においては、センサチップと
アンプチップの電源を実装基板上で分離する構成にする
ことで、例えば、センサチップとアンプチップの電源電
圧を変えても良いし、また、ＧＮＤを実装基板上で分離
する構成にすることで、アナログ出力のノイズ低減をは
かることも可能となる。

【００２９】図３に本実施態様例の動作を示す。図３
は、シフトレジスタＳＲからのシフトパルスΦ１，Φ
２，Φ３と、共通信号線３，４のリセットパルスΦCHR
と、アンプチップ２００内のリセットパルスΦCDのタイ
ミング図である。図２の光信号保持容量ＣＴＳ１，
１’，１”、およびノイズ信号保持容量ＣＴＮ２，
２’，２”に信号を読み出した後、シフトレジスタＳＲ
から、順次読み出し信号Φ１，Φ２，Φ３を出力し、容
量ＣＨＳ，容量ＣＨＮとの容量分割にて信号を読み出
す。信号を読み出す直前には、ＣＨＳ７，ＣＨＮ８はΦ
CHRにより、所望の電圧にリセットされ、かつ、ＣＨＳ
７，ＣＨＮ８がリセットされた後の状態はΦCDにより、
クランプされ、基準信号となる。従って、容量分割後の
出力は、ソースホロアアンプ１１，１２のＶｔｈバラツ
キがチップ毎に存在するが、上記の動作により、Ｖｔｈ
バラツキが補正されて出力されるため、従来問題となっ
ていたダーク補正手段を用いることなく、チップ間のＦ
ＰＮが改善される。

【００３０】尚、本発明においては、図４に示す、シフ
トレジスタＳＲからのシフトパルスΦ１，Φ２，Φ３
と、共通信号線３，４のリセットパルスΦCHRと、アン
プチップ２００内のリセットパルスΦCDのタイミングで
駆動し、ＣＨＳ７，ＣＨＮ８がリセットされている状態
をΦCDにより、クランプしても同様の効果が得られる。

【００３１】また、本発明においては、複数実装するセ
ンサチップの出力部を簡素化することで、センサチップ
内のアナログ部のチップ面積を最小に抑え、かつ、アナ
ログ部を全センサチップに共通信号線１０１，１０２で
１箇所にまとめることにより、モジュールのチップ面積
を最小化できるため、コスト低減が可能になる。

【００３２】さらに、センサチップ１００，１００’，
１００”とアンプチップ２００の電源電圧を独立に設定
することで、センサ電源電圧を低下させても、出力のダ
イナミックレンジを維持することが可能となる。

【００３３】上記実施形態では、複数のラインセンサチ
ップを用いた密着型イメージセンサについて説明した
が、これに限定されるものではなく、更に多数のセンサ
チップを２次元のエリアセンサにおいても有効である。
特に、かく小区画のエリアチップ毎に光電変換感度が異
なる場合には、１ラインの密着型よりも更にＦＰＮのバ
ラツキが目立つので、本発明を適用することが極めて有
効である。

【００３４】以下、実施例を用いて本発明の説明を行
う。

【００３５】

【実施例】

［実施例１］図５は本発明の第１の実施例における回路
図である。本実施例においてセンサチップ１００，１０
０’，１００”は、複数の光電変換手段として、ホトダ
イオード２０，２０’，２０”、リセットスイッチ２
１，２１’，２１”、ＮＭＯＳソースホロア２２，２
２’，２２”、転送スイッチ２３，２３’，２３”から
構成されている。

【００３６】他は図２と同様に、ノイズ信号保持手段
２，２’，２”と、光信号保持手段１，１’，１”と、
ノイズ信号共通出力線４と、光信号共通出力線３と、リ
セットスイッチ５，６を有している。

【００３７】ノイズ信号共通出力線４と光信号共通出力
線３とにおいて、容量分割された出力は、２段ソースホ
ロアアンプ１１，１２でインピーダンス変換された後、
アナログスイッチ１４，１５を介して、実装基板上の光
信号線１０１、ノイズ信号線１０２に出力される。半導
体光センサチップの光信号、およびノイズ信号はワイヤ
ボンディングにより端子接続され、実装基板上の光信号
線１０１、ノイズ信号線１０２は、センサと同一基板上
に実装されたアンプチップ２００に入力される。

【００３８】アンプチップ２００はノイズ信号入力バッ
ファアンプ２０１、光信号入力バッファアンプ２０２、
差動アンプ２０３、電圧クランプ手段２０４、ゲインア
ンプ２０８、電圧クランプ手段２０９、出力バッファア
ンプ２０５、から構成されている。

【００３９】本実施例では電圧クランプ手段２０９によ
り、センサチップ１００，１００’，１００”とアンプ
チップ２００を含むモジュールごとのアンプオフセット
バラツキが低減され、モジュールの基準レベルをほぼ均
一に保つことが可能となる。このモジュールのバラツキ
が低減されて、製品毎のバラツキが削減され、製造上の
高品質を達成できる。

【００４０】本実施例においては、実装基板上におい
て、センサチップ１００，１００’，１００”とアンプ
チップ２００の電源及びＧＮＤは分離されており、セン
サチップの電源電圧は３．３Ｖ、アンプチップの電源電
圧は５．０Ｖである。

【００４１】図６に、本実施例の動作を示す、シフトレ
ジスタＳＲからの読み出し信号Φ１，Φ２，Φ３と、共
通信号線３，４のリセットパルスΦCHRと、アンプチッ
プ２００内のリセットパルスΦCDの駆動タイミング関係
を示している。

【００４２】光信号保持容量ＣＴＳ１，１’，１”、お
よびノイズ信号保持容量ＣＴＮ２，２’，２”に信号を
読み出した後、シフトレジスタＳＲから、順次読み出し
信号Φ１，Φ２，Φ３を出力し、ＣＨＳ，ＣＨＮと、Ｃ
ＴＳ，ＣＴＮとの容量分割にて信号を読み出す。信号を
読み出す直前には、ＣＨＳ７，ＣＨＮ８はリセットパル
スΦＣＨＲにより、ＭＯＳ５，６をオンして、所望の電
圧にリセットされ、かつ、ＣＨＳ７，ＣＨＮ８がリセッ
トされた後の状態はΦCDにより、クランプされ、基準信
号となる。従って、容量分割後の出力は、ソースホロア
アンプ１１，１２の閾値電圧Ｖｔｈによるバラツキがチ
ップ毎に存在するが、上記のリセットパルス等の動作に
より、Ｖｔｈバラツキが補正されて出力されるため、従
来問題となっていたチップ間のＦＰＮが改善される。

【００４３】具体的には、従来のモジュール内でのチッ
プ間段差が１０ｍＶ程度であったが、本実施例において
は３ｍＶ以下であった。 ［実施例２］図７は本発明の第２の実施例における回路
図である。本実施例においては、ノイズ信号と光信号を
時系列的に読み出し、ノイズ信号が出力されている状態
をクランプして基準信号とする例である。

【００４４】本実施例において、センサチップ１００，
１００’，１００”は、ホトダイオード２０，２０’，
２０”、リセットスイッチ２１，２１’，２１”、ＮＭ
ＯＳソースホロア２２，２２’，２２”、転送スイッチ
２３，２３’，２３”、ノイズ信号保持手段２，２’，
２”、光信号保持手段１，１’，１”、は第１実施例と
同様であるが、ノイズ信号と光信号を同一共通出力線５
５に時系列的に読み出し、同一共通出力線５５をリセッ
トするリセットＭＯＳ５６で順次リセットしつつ、ノイ
ズと光信号とを時系列的に増幅する２段ソースホロアア
ンプ１１とから構成されている。

【００４５】アンプチップ２００は信号入力バッファア
ンプ２０１、電圧クランプ手段２０４、ゲインアンプ２
０８、電圧クランプ手段２０９、出力バッファアンプ２
０５から構成されている。

【００４６】図８に、本実施例の動作を示す、シフトレ
ジスタＳＲからの読み出し信号Φ１Ｓ，Φ１Ｎ，Φ２
Ｓ，Φ２Ｎ，Φ３Ｓ，Φ３Ｎと、共通信号線５５のリセ
ットパルスΦCHRと、アンプチップ２００内のリセット
パルスΦCDの駆動タイミング関係を示している。

【００４７】光信号保持容量ＣＴＳ１，１’，１”、お
よびノイズ信号保持容量ＣＴＮ２，２’，２”に信号を
読み出した後、共通出力線をΦＣＨＲによりリセット
し、Φ１Ｎにより１ｄｉｔ目のノイズ信号を共通出力線
５５に容量分割にて読み出し、このノイズ信号を読み出
している状態をΦCDによりクランプし、１ｂｉｔ目の基
準信号とする。続いて、再び共通出力線５５をΦＣＨＲ
によりリセットし、Φ１Ｓにより１ｂｉｔ目の光信号を
共通出力線５５に容量分割にて読み出す。１ｂｉｔ目の
光信号は信号入力バッファアンプ２０１を通してノイズ
信号にクランプされていた電圧との差異がゲインアンプ
２０８に入力され、このクランプ機能によって、各画素
毎のバラツキを除去でき、合わせてセンサチップ１０
０，１００’，１００”のバラツキも削減できる。同様
に２ｂｉｔ目、３ｂｉｔ目を読み出し、センサチップの
すべてのｂｉｔ画素信号を読み出したのち、各センサチ
ップ出力のスイッチ１４をオフし、次のセンサチップの
１ｂｉｔ目を読み出す。

【００４８】本実施例の構成においてはチップ間段差に
よるＦＰＮは２．９ｍＶ以下であり、改善効果が見られ
た。

【００４９】

【発明の効果】本発明によれば、複数のラインセンサチ
ップやエリアセンサチップで形成したを密着型イメージ
センサにおいて、チップ間段差に起因するＦＰＮを除去
し、ダーク補正を必要としない高性能の密着型イメージ
センサを提供できる。

【００５０】また、本発明は従来技術では困難であった
チップ面積増大によるコストアップを回避し、安価な密
着型イメージセンサを提供することができる。

【図面の簡単な説明】

【図１】本発明の実施形態の密着型ラインイメージセン
サの概略図である。

【図２】本発明の実施形態の密着型ラインイメージセン
サの等価回路図である。

【図３】本発明の実施形態のタイミングチャートであ
る。

【図４】本発明の実施形態のタイミングチャートであ
る。

【図５】本発明の第１実施例の等価回路図である。

【図６】本発明の第１実施例のタイミングチャートであ
る。

【図７】本発明の第２実施例の等価回路図である。

【図８】本発明の第２実施例のタイミングチャートであ
る。

【図９】従来技術の等価回路図である。

【図１０】従来技術のタイミングチャートである。

【符号の説明】

１，１’，１” 信号保持容量ＣＴＳ ２，２’，２” ノイズ保持容量ＣＴＮ ３ 光信号共通出力線 ４ ノイズ共通出力線 ５ 光信号共通出力線リセットＭＯＳ ６ ノイズ信号共通出力線リセットＭＯＳ ７ ＣＨＳ＝光信号共通出力線容量 ８ ＣＨＮ＝ノイズ信号共通出力線容量 １０，１０’，１０” 光電変換手段 １１，１２ ソースホロアアンプ １３，１４ アナログスイッチ ２０，２０’，２０” ホトダイオード ２１，２１’，２１” リセットスイッチ ２２，２２’，２２” ソースホロア ２３，２３’，２３” 転送スイッチ ５５ 共通出力線 ９９ パッド １００，１００’１００” センサチップ １０１ 実装基板上の光信号出力線 １０２ 実装基板上のノイズ信号出力線 ２００ アンプチップ ２０１，２０２，２０５ ボルテージホロア（バッファ
アンプ） ２０３ 差動アンプ ２０４，２０９ 電圧クランプ手段 ２０６ クランプ容量 ２０７ クランプリセットスイッチ ２０８ ゲインアンプ ３００ 実装基板

Claims (9)

【特許請求の範囲】
1. 【請求項１】 複数の光電変換素子の光信号とノイズ信
   号とをそれぞれ読み出して保持する信号保持手段と、前
   記信号保持手段の光信号とノイズ信号とをそれぞれ出力
   する共通出力線と、該共通出力線をそれぞれリセットす
   るリセット手段と、該それぞれの共通出力線から出力す
   る読み出し手段とを有する半導体光センサチップが実装
   基板上に複数実装されたセンサモジュールと、 前記センサモジュールにおいて、前記各半導体光センサ
   チップの光信号及びノイズ信号を入力する光信号入力バ
   ッファ手段及びノイズ信号入力バッファ手段と、前記ノ
   イズ信号入力バッファ手段と前記光信号入力バッファ手
   段との差分をとる差動手段と、前記差動手段の出力をク
   ランプする電圧クランプ手段と、が同一半導体基板上に
   形成されたことを特徴とする半導体装置。
2. 【請求項２】 複数の光電変換手段と、 該光電変換手段からノイズ信号を読み出して保持するノ
   イズ信号保持手段と、 前記光電変換手段から光信号を読み出して保持する光信
   号保持手段と、 前記ノイズ信号を各光電変換手段から出力するノイズ信
   号共通出力線と、 前記光信号を各光電変換手段から出力する光信号共通出
   力線と、 前記ノイズ信号共通出力線、及び前記光信号共通出力線
   をリセットするリセット手段と、 前記ノイズ信号保持手段の信号及び前記光信号保持手段
   の信号を、前記ノイズ信号共通出力線及び前記光信号共
   通出力線との容量分割で読み出す読み出し手段と、を有
   する半導体光センサチップが実装基板上に複数実装され
   たセンサモジュールと、 少なくとも前記ノイズ信号を入力するノイズ信号入力バ
   ッファ手段と、 前記光信号を入力する光信号入力バッファ手段と、 前記ノイズ信号入力バッファアンプと前記光信号入力バ
   ッファアンプとの差分をとる差動手段と、 前記差動手段の出力をクランプする電圧クランプ手段
   と、が同一半導体基板上に形成された半導体装置、とを
   有することを特徴とする密着型イメージセンサ。
3. 【請求項３】 前記半導体光センサチップと前記半導体
   装置は同一実装基板上に実装されていることを特徴とす
   る請求項２記載の密着型イメージセンサ。
4. 【請求項４】 前記半導体装置の電源電圧が、前記半導
   体光センサチップの電源電圧よりも高いことを特徴とす
   る請求項１又は，２，３に記載の密着型イメージセン
   サ。
5. 【請求項５】 前記実装基板上において、前記半導体装
   置のＧＮＤ配線と、前記半導体光センサチップのＧＮＤ
   配線とが分離していることを特徴とする請求項１乃至４
   のいずれか１項に記載の密着型イメージセンサ。
6. 【請求項６】 複数の光電変換手段と、 前記光電変換手段からノイズ信号を読み出して保持する
   ノイズ信号保持手段と、 前記光電変換手段から光信号
   を読み出して保持する光信号保持手段と、 前記ノイズ信号及び光信号を出力する共通出力線と、 前記共通出力線をリセットするリセット手段と、 前記ノイズ信号保持手段のノイズ信号及び前記光信号保
   持手段の光信号とを、前記共通出力線との容量分割で順
   次読み出す読み出し手段と、を有する半導体光センサチ
   ップが、実装基板上に複数実装されたセンサモジュール
   と、 少なくとも、信号入力バッファアンプと、 前記信号入力バッファアンプの出力を増幅する増幅アン
   プと、 前記増幅アンプの出力を出力する出力バッファアンプ
   と、 前記増幅アンプと前記出力バッファアンプとの間に設け
   られた電圧クランプ手段と、が同一半導体基板上に形成
   された半導体装置と、を有することを特徴とする密着型
   イメージセンサ。
7. 【請求項７】 前記半導体光センサチップと前記半導体
   装置は同一実装基板上に実装されていることを特徴とす
   る請求項６記載の密着型イメージセンサ。
8. 【請求項８】 前記半導体装置の電源電圧が、前記半導
   体センサチップの電源電圧よりも高いことを特徴とする
   請求項６又は７に記載の密着型イメージセンサ。
9. 【請求項９】 前記実装基板上において、前記半導体装
   置のＧＮＤ配線と、前記半導体光センサチップのＧＮＤ
   配線とが分離していることを特徴とする請求項６又は，
   ７，８に記載の密着型イメージセンサ。