JPH1093101A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH1093101A JPH1093101A JP29130996A JP29130996A JPH1093101A JP H1093101 A JPH1093101 A JP H1093101A JP 29130996 A JP29130996 A JP 29130996A JP 29130996 A JP29130996 A JP 29130996A JP H1093101 A JPH1093101 A JP H1093101A
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- region
- semiconductor layer
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- insulating film
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Abstract
(57)【要約】
【課題】 静特性にハンプが生じるのを可及的に抑制す
る。 【解決手段】 半導体基板１上に形成された絶縁物層２
と、絶縁物層上に設けられたｐ型の半導体層９ａと、絶
縁物層上に設けられ、ｐ型の半導体層とは絶縁膜７によ
って絶縁分離されたｎ型の半導体層９ｂと、ｐ型の半導
体層に分離されて形成されたｎ型のソース領域１２ａお
よびドレイン領域１２ａと、ｎ型の半導体層に分離され
て形成されたｐ型のソース領域１２ｂおよびドレイン領
域１２ｂと、ｎ型のソース領域とｎ型のドレイン領域と
の間のｐ型の半導体層に形成された第１のチャネル領域
９ａと、ｐ型のソース領域とｐ型のドレイン領域との間
の前記ｎ型の半導体層に形成された第２のチャネル領域
９ｂと、第１のチャネル領域上に形成された第１のゲー
ト電極１１と、第２のチャネル領域上に形成された第２
のゲート電極１１と、第１のチャネル領域のゲート幅方
向の端部のｐ型の半導体層に形成されたｐ型の半導体層
より高濃度のｐ型の拡散領域８と、を備えていることを
特徴とする。
る。 【解決手段】 半導体基板１上に形成された絶縁物層２
と、絶縁物層上に設けられたｐ型の半導体層９ａと、絶
縁物層上に設けられ、ｐ型の半導体層とは絶縁膜７によ
って絶縁分離されたｎ型の半導体層９ｂと、ｐ型の半導
体層に分離されて形成されたｎ型のソース領域１２ａお
よびドレイン領域１２ａと、ｎ型の半導体層に分離され
て形成されたｐ型のソース領域１２ｂおよびドレイン領
域１２ｂと、ｎ型のソース領域とｎ型のドレイン領域と
の間のｐ型の半導体層に形成された第１のチャネル領域
９ａと、ｐ型のソース領域とｐ型のドレイン領域との間
の前記ｎ型の半導体層に形成された第２のチャネル領域
９ｂと、第１のチャネル領域上に形成された第１のゲー
ト電極１１と、第２のチャネル領域上に形成された第２
のゲート電極１１と、第１のチャネル領域のゲート幅方
向の端部のｐ型の半導体層に形成されたｐ型の半導体層
より高濃度のｐ型の拡散領域８と、を備えていることを
特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関するもので、特に絶縁物上に形成された
相補型電界効果トランジスタの素子分離に用いられるも
のである。
の製造方法に関するもので、特に絶縁物上に形成された
相補型電界効果トランジスタの素子分離に用いられるも
のである。
【０００２】
【従来の技術】一般に、絶縁物上に形成された相補型電
界効果トランジスタ（以下、ＳＯＩ（Silicon On Insul
ator）−ＣＭＯＳ ＦＥＴともいう）は、図８（ａ）に
示すようにシリコン基板１０１上に絶縁膜１０２が設け
られ、この絶縁膜１０２上にＳＯＩ層とも呼ばれる半導
体層が形成されている。そしてこの半導体層の、ｎチャ
ネルＭＯＳＦＥＴの形成領域にはチャネル領域１０９ａ
とソース及びドレイン領域１１２ａが形成され、ｐチャ
ネルＭＯＳＦＥＴの形成領域にはチャネル領域１０９ｂ
とソース及びドレイン領域１１２ｂが形成されている。
界効果トランジスタ（以下、ＳＯＩ（Silicon On Insul
ator）−ＣＭＯＳ ＦＥＴともいう）は、図８（ａ）に
示すようにシリコン基板１０１上に絶縁膜１０２が設け
られ、この絶縁膜１０２上にＳＯＩ層とも呼ばれる半導
体層が形成されている。そしてこの半導体層の、ｎチャ
ネルＭＯＳＦＥＴの形成領域にはチャネル領域１０９ａ
とソース及びドレイン領域１１２ａが形成され、ｐチャ
ネルＭＯＳＦＥＴの形成領域にはチャネル領域１０９ｂ
とソース及びドレイン領域１１２ｂが形成されている。
【０００３】また、チャネル領域１０９ａ，１０９ｂに
はゲート絶縁膜１１０を介してゲート電極１１１が各々
形成されている。
はゲート絶縁膜１１０を介してゲート電極１１１が各々
形成されている。
【０００４】なお、ｎチャネルＭＯＳＦＥＴとｐチャネ
ルＭＯＳＦＥＴの素子分離には、選択的にＳＯＩ層を酸
化することによって形成されたＬＯＣＯＳ酸化膜１０３
が用いられている。
ルＭＯＳＦＥＴの素子分離には、選択的にＳＯＩ層を酸
化することによって形成されたＬＯＣＯＳ酸化膜１０３
が用いられている。
【０００５】また、これらのＭＯＳＦＥＴ間の分離に
は、図９（ａ）に示すようにＳＯＩ層を非等方エッチン
グによりパターニングした後、シリコン酸化膜１０７を
埋め込む方法も用いられている。
は、図９（ａ）に示すようにＳＯＩ層を非等方エッチン
グによりパターニングした後、シリコン酸化膜１０７を
埋め込む方法も用いられている。
【０００６】
【発明が解決しようとする課題】しかしながら、上記構
造を有するＳＯＩ−ＣＭＯＳＦＥＴの素子分離構造に
は、以下に述べる問題点がある。
造を有するＳＯＩ−ＣＭＯＳＦＥＴの素子分離構造に
は、以下に述べる問題点がある。
【０００７】図８（ａ）に示すようなＬＯＣＯＳ法によ
る素子分離構造では、０．４μｍ以下の微細な素子分離
を行うことが困難であるという問題点がある。また、図
８（ｂ）に示すようにＬＯＣＯＳ酸化膜１０３のエッジ
部のＳＯＩ層１０９ａの膜厚が他の領域に比べて極端に
薄くなる領域１２０が形成される。またｎＭＯＳ電界効
果トランジスタのチャネル領域に導入されるホウ素のよ
うな不純物原子は、酸化膜中に吸い出されやすい特性を
有するため、ゲート電極１１１に覆われたＬＯＣＯＳ酸
化膜１０３のエッジ部１２０で不純物濃度が他のチャネ
ル領域に比べて低下してしまう。このため、ゲート電圧
を印加していくと、この領域が他の領域よりも早く反転
してしまい、本来図１０に示すような静特性になるはず
のものが、図１１の符号１５０に示すような「ハンプ」
のある特性になり、閾値の設定が困難になる等の問題点
が生じる。
る素子分離構造では、０．４μｍ以下の微細な素子分離
を行うことが困難であるという問題点がある。また、図
８（ｂ）に示すようにＬＯＣＯＳ酸化膜１０３のエッジ
部のＳＯＩ層１０９ａの膜厚が他の領域に比べて極端に
薄くなる領域１２０が形成される。またｎＭＯＳ電界効
果トランジスタのチャネル領域に導入されるホウ素のよ
うな不純物原子は、酸化膜中に吸い出されやすい特性を
有するため、ゲート電極１１１に覆われたＬＯＣＯＳ酸
化膜１０３のエッジ部１２０で不純物濃度が他のチャネ
ル領域に比べて低下してしまう。このため、ゲート電圧
を印加していくと、この領域が他の領域よりも早く反転
してしまい、本来図１０に示すような静特性になるはず
のものが、図１１の符号１５０に示すような「ハンプ」
のある特性になり、閾値の設定が困難になる等の問題点
が生じる。
【０００８】一方、図９（ａ）示すような絶縁膜を埋め
込むことによって形成する素子分離構造では、ＬＯＣＯ
Ｓ法による素子分離に比べて微細な素子分離を形成で
き、かつＬＯＣＯＳ酸化膜１０３のエッジ部１２０のよ
うにＳＯＩ膜厚が極端に薄くなることも起こらない利点
がある。しかし、素子分離形成後に行う酸化膜剥離工程
等によって、トランジスタ形成領域端部分の埋め込み酸
化膜１０７に図９（ｂ）に示す領域１３０を拡大した図
９（ｃ）に示すような「えぐれ」部分１４０ができ、ト
ランジスタ形成領域端部の「かど」が露出してしまう。
この「かど」上にゲート電極が存在すると、ゲート電極
から印加される電圧による電界が、この「かど」部分で
集中してしまうために、やはりこの領域が他の領域より
も早く反転してしまい、図１１の１５０部に示すような
「ハンプ」特性を示すようになるという問題が発生す
る。また、半導体層１０９ａ，１０ｂと素子分離絶縁膜
１０７の界面において、発生する界面準位によってソー
ス・ドレイン間のリーク電流が流れてしまうという問題
が生じる。
込むことによって形成する素子分離構造では、ＬＯＣＯ
Ｓ法による素子分離に比べて微細な素子分離を形成で
き、かつＬＯＣＯＳ酸化膜１０３のエッジ部１２０のよ
うにＳＯＩ膜厚が極端に薄くなることも起こらない利点
がある。しかし、素子分離形成後に行う酸化膜剥離工程
等によって、トランジスタ形成領域端部分の埋め込み酸
化膜１０７に図９（ｂ）に示す領域１３０を拡大した図
９（ｃ）に示すような「えぐれ」部分１４０ができ、ト
ランジスタ形成領域端部の「かど」が露出してしまう。
この「かど」上にゲート電極が存在すると、ゲート電極
から印加される電圧による電界が、この「かど」部分で
集中してしまうために、やはりこの領域が他の領域より
も早く反転してしまい、図１１の１５０部に示すような
「ハンプ」特性を示すようになるという問題が発生す
る。また、半導体層１０９ａ，１０ｂと素子分離絶縁膜
１０７の界面において、発生する界面準位によってソー
ス・ドレイン間のリーク電流が流れてしまうという問題
が生じる。
【０００９】本発明は上記事情を考慮してなされたもの
であって、静特性にハンプが生じるのを可及的に抑制す
ることのできる半導体装置及びその製造方法を提供する
ことを目的とする。
であって、静特性にハンプが生じるのを可及的に抑制す
ることのできる半導体装置及びその製造方法を提供する
ことを目的とする。
【００１０】
【課題を解決するための手段】本発明の第１の態様の半
導体装置は、基板上に形成された絶縁物層と、前記絶縁
物層上に設けられたｐ型の半導体層と、前記絶縁物層上
に設けられ、前記ｐ型の半導体層とは絶縁膜によって絶
縁分離されたｎ型の半導体層と、前記ｐ型の半導体層に
分離されて形成されたｎ型のソース領域およびドレイン
領域と、前記ｎ型の半導体層に分離されて形成されたｐ
型のソース領域およびドレイン領域と、前記ｎ型のソー
ス領域と前記ｎ型のドレイン領域との間の前記ｐ型の半
導体層に形成された第１のチャネル領域と、前記ｐ型の
ソース領域と前記ｐ型のドレイン領域との間の前記ｎ型
の半導体層に形成された第２のチャネル領域と、前記第
１のチャネル領域上に形成された第１のゲート電極と、
前記第２のチャネル領域上に形成された第２のゲート電
極と、前記第１のチャネル領域のゲート幅方向の端部の
前記ｐ型の半導体層に形成された前記ｐ型の半導体層よ
り高濃度のｐ型の拡散領域と、を備えていることを特徴
とする。
導体装置は、基板上に形成された絶縁物層と、前記絶縁
物層上に設けられたｐ型の半導体層と、前記絶縁物層上
に設けられ、前記ｐ型の半導体層とは絶縁膜によって絶
縁分離されたｎ型の半導体層と、前記ｐ型の半導体層に
分離されて形成されたｎ型のソース領域およびドレイン
領域と、前記ｎ型の半導体層に分離されて形成されたｐ
型のソース領域およびドレイン領域と、前記ｎ型のソー
ス領域と前記ｎ型のドレイン領域との間の前記ｐ型の半
導体層に形成された第１のチャネル領域と、前記ｐ型の
ソース領域と前記ｐ型のドレイン領域との間の前記ｎ型
の半導体層に形成された第２のチャネル領域と、前記第
１のチャネル領域上に形成された第１のゲート電極と、
前記第２のチャネル領域上に形成された第２のゲート電
極と、前記第１のチャネル領域のゲート幅方向の端部の
前記ｐ型の半導体層に形成された前記ｐ型の半導体層よ
り高濃度のｐ型の拡散領域と、を備えていることを特徴
とする。
【００１１】また本発明の第２の態様の半導体装置の製
造方法は、絶縁物層上にシリコン層が形成されたＳＯＩ
基板の該シリコン層上にマスク層を形成する工程と、前
記マスク層および前記シリコン層をパターニングするこ
とにより第１および第２の島状の領域を形成する工程
と、前記第２の島状の領域の前記シリコン層の側面にの
み第１の絶縁膜を形成する工程と、ｐ型の不純物原子を
含む第２の絶縁膜を、前記第１および第２の島状領域の
周囲に埋め込む工程と、熱処理することにより前記第１
の島状領域の前記シリコン層の側面に前記第２の絶縁膜
から前記ｐ型の不純物原子を拡散させ、ｐ型の拡散領域
を形成する工程と、前記第１及び第２の島状領域にそれ
ぞれｎチャネル及びｐチャネルＭＯＳＦＥＴを形成する
工程と、を備えていることを特徴とする。
造方法は、絶縁物層上にシリコン層が形成されたＳＯＩ
基板の該シリコン層上にマスク層を形成する工程と、前
記マスク層および前記シリコン層をパターニングするこ
とにより第１および第２の島状の領域を形成する工程
と、前記第２の島状の領域の前記シリコン層の側面にの
み第１の絶縁膜を形成する工程と、ｐ型の不純物原子を
含む第２の絶縁膜を、前記第１および第２の島状領域の
周囲に埋め込む工程と、熱処理することにより前記第１
の島状領域の前記シリコン層の側面に前記第２の絶縁膜
から前記ｐ型の不純物原子を拡散させ、ｐ型の拡散領域
を形成する工程と、前記第１及び第２の島状領域にそれ
ぞれｎチャネル及びｐチャネルＭＯＳＦＥＴを形成する
工程と、を備えていることを特徴とする。
【００１２】また本発明の第３の態様の半導体装置は、
基板上に形成された絶縁物層と、前記絶縁物層上に形成
された環状の第１の半導体層と、前記第１の半導体層の
内側の前記絶縁物層上に前記第１の半導体層と分離され
て形成された島状の第２の半導体層と、前記第１の半導
体層と前記第２の半導体層の各々の側面に形成された第
１の絶縁膜と、前記第１の半導体層と前記第２の半導体
層に囲まれた領域の前記絶縁物層上に、前記囲まれた領
域を埋め込むように形成された導電体膜と、前記導電体
膜の上面を被覆するように形成された第２の絶縁膜と、
前記第２の半導体層に分離されて形成された第１導電型
のソース領域およびドレイン領域と、前記ソース領域と
前記ドレイン領域の間の前記第２の半導体層に形成され
た第１導電型と異なる第２導電型のチャネル領域と、前
記チャネル領域上に形成されたゲート電極と、を備えて
いることを特徴とする。
基板上に形成された絶縁物層と、前記絶縁物層上に形成
された環状の第１の半導体層と、前記第１の半導体層の
内側の前記絶縁物層上に前記第１の半導体層と分離され
て形成された島状の第２の半導体層と、前記第１の半導
体層と前記第２の半導体層の各々の側面に形成された第
１の絶縁膜と、前記第１の半導体層と前記第２の半導体
層に囲まれた領域の前記絶縁物層上に、前記囲まれた領
域を埋め込むように形成された導電体膜と、前記導電体
膜の上面を被覆するように形成された第２の絶縁膜と、
前記第２の半導体層に分離されて形成された第１導電型
のソース領域およびドレイン領域と、前記ソース領域と
前記ドレイン領域の間の前記第２の半導体層に形成され
た第１導電型と異なる第２導電型のチャネル領域と、前
記チャネル領域上に形成されたゲート電極と、を備えて
いることを特徴とする。
【００１３】また本発明の第４の態様の半導体装置の製
造方法は、絶縁物層上にシリコン層が形成されたＳＯＩ
基板上の該シリコン層上にマスク層を形成する工程と、
前記マスク層および前記シリコン層をパターニングする
ことにより環状の領域およびこの環状の領域内部に前記
環状の領域と分離された島状の領域を形成する工程と、
前記環状の領域の前記シリコン層の側面および前記島状
の領域の前記シリコン層の側面に各々第１の絶縁膜を形
成する工程と、前記環状の領域と前記島状の領域に囲ま
れた領域の前記絶縁物層上に導電体膜を埋め込む工程
と、前記導電体膜を被覆するように第２の絶縁膜を形成
する工程と、を備えていることを特徴とする。
造方法は、絶縁物層上にシリコン層が形成されたＳＯＩ
基板上の該シリコン層上にマスク層を形成する工程と、
前記マスク層および前記シリコン層をパターニングする
ことにより環状の領域およびこの環状の領域内部に前記
環状の領域と分離された島状の領域を形成する工程と、
前記環状の領域の前記シリコン層の側面および前記島状
の領域の前記シリコン層の側面に各々第１の絶縁膜を形
成する工程と、前記環状の領域と前記島状の領域に囲ま
れた領域の前記絶縁物層上に導電体膜を埋め込む工程
と、前記導電体膜を被覆するように第２の絶縁膜を形成
する工程と、を備えていることを特徴とする。
【００１４】また本発明の第５の態様の半導体装置は、
基板上に形成された第１の絶縁物層と、前記第１の絶縁
物層上に形成された島状の第１の導電体層と、前記第１
の導電体層上に第２の絶縁物層を介して形成された環状
の第１の半導体層と、前記第１の半導体層の内側の前記
第１の導電体層上に前記第２の絶縁物層を介して前記第
１の半導体層と分離されて形成された島状の第２の半導
体層と、前記第１の導電体層の側面に形成された第１の
絶縁膜と、前記第１および第２の半導体層の各側面に形
成された第２の絶縁膜と、前記第１の半導体層と前記第
２の半導体層に囲まれた領域の前記第１の導電体層上
に、この第１の導電体層と電気的に接続しかつ前記囲ま
れた領域を埋め込むように形成された第２の導電体層
と、前記第２の導電体層の上面を被覆するように形成さ
れた第３の絶縁膜と、前記第２の半導体層に分離されて
形成された第１導電型のソース領域およびドレイン領域
と、前記ソース領域と前記ドレイン領域の間の前記第２
の半導体層に形成された第１の導電型と異なる第２の導
電型のチャネル領域と、前記チャネル領域上に形成され
たゲート電極と、を備えていることを特徴とする。
基板上に形成された第１の絶縁物層と、前記第１の絶縁
物層上に形成された島状の第１の導電体層と、前記第１
の導電体層上に第２の絶縁物層を介して形成された環状
の第１の半導体層と、前記第１の半導体層の内側の前記
第１の導電体層上に前記第２の絶縁物層を介して前記第
１の半導体層と分離されて形成された島状の第２の半導
体層と、前記第１の導電体層の側面に形成された第１の
絶縁膜と、前記第１および第２の半導体層の各側面に形
成された第２の絶縁膜と、前記第１の半導体層と前記第
２の半導体層に囲まれた領域の前記第１の導電体層上
に、この第１の導電体層と電気的に接続しかつ前記囲ま
れた領域を埋め込むように形成された第２の導電体層
と、前記第２の導電体層の上面を被覆するように形成さ
れた第３の絶縁膜と、前記第２の半導体層に分離されて
形成された第１導電型のソース領域およびドレイン領域
と、前記ソース領域と前記ドレイン領域の間の前記第２
の半導体層に形成された第１の導電型と異なる第２の導
電型のチャネル領域と、前記チャネル領域上に形成され
たゲート電極と、を備えていることを特徴とする。
【００１５】また本発明の第６の態様の半導体装置の製
造方法は、基板上に第１の絶縁物層、第１の導電体層、
第２の絶縁物層および半導体層が順次形成された基板の
前記半導体層上にマスク層を形成する工程と、前記マス
ク層、前記半導体層、第２の絶縁物層をパターニングす
ることにより環状の領域及びこの環状の領域の内部に前
記環状の領域と分離された島状の領域を形成する工程
と、前記環状の領域の前記半導体層の側面および前記島
状の領域の前記半導体層の側面に各々第１の絶縁膜を形
成する工程と、前記環状の領域と前記島状の領域に囲ま
れた領域の前記第１の導電体層上に、前記第１の導電体
層と電気的に接続するように前記囲まれた領域を第２の
導電体層で埋め込む工程と、前記第２の導電体層を被覆
するように第２の絶縁膜を形成する工程と、を備えてい
ることを特徴とする。
造方法は、基板上に第１の絶縁物層、第１の導電体層、
第２の絶縁物層および半導体層が順次形成された基板の
前記半導体層上にマスク層を形成する工程と、前記マス
ク層、前記半導体層、第２の絶縁物層をパターニングす
ることにより環状の領域及びこの環状の領域の内部に前
記環状の領域と分離された島状の領域を形成する工程
と、前記環状の領域の前記半導体層の側面および前記島
状の領域の前記半導体層の側面に各々第１の絶縁膜を形
成する工程と、前記環状の領域と前記島状の領域に囲ま
れた領域の前記第１の導電体層上に、前記第１の導電体
層と電気的に接続するように前記囲まれた領域を第２の
導電体層で埋め込む工程と、前記第２の導電体層を被覆
するように第２の絶縁膜を形成する工程と、を備えてい
ることを特徴とする。
【００１６】なお、本発明において、マスク層として耐
酸化性マスクを用いることができ、島状のシリコン領域
を選択的に酸化するためのマスクとすることが可能であ
る。また、異方性エッチングによる側壁残しにより、上
記島状の領域に選択的に絶縁膜を残す場合のマスクとし
ても用いることができる。上記した方法において、マス
ク層としては例えばシリコン窒化膜を用いることができ
る。
酸化性マスクを用いることができ、島状のシリコン領域
を選択的に酸化するためのマスクとすることが可能であ
る。また、異方性エッチングによる側壁残しにより、上
記島状の領域に選択的に絶縁膜を残す場合のマスクとし
ても用いることができる。上記した方法において、マス
ク層としては例えばシリコン窒化膜を用いることができ
る。
【００１７】
【発明の実施の形態】本発明の第１の実施の形態を図１
を参照して説明する。この実施の形態はＳＯＩ−ＣＭＯ
ＳＦＥＴを有する半導体装置であって、その構成を図１
（ａ），（ｂ），（ｃ）に示す。半導体基板１上に絶縁
物層２が形成され、この絶縁物層２上には複数の島状の
ＳＯＩ領域が設けられている。この島状のＳＯＩ領域の
うち、ｎＭＯＳＦＥＴ形成領域にはｐ型のチャネル領域
９ａと、ｎ型のソース・ドレイン領域１２ａが形成さ
れ、ｐＭＯＳＦＥＴ形成領域にはｎ型のチャネル領域１
２ｂと、ｐ型ソース・ドレイン領域１２ｂが形成されて
いる（図１（ａ）参照）。そして各々のチャネル領域９
ａ，９ｂ上にはゲート絶縁膜１０を介してゲート電極１
１が形成されている。
を参照して説明する。この実施の形態はＳＯＩ−ＣＭＯ
ＳＦＥＴを有する半導体装置であって、その構成を図１
（ａ），（ｂ），（ｃ）に示す。半導体基板１上に絶縁
物層２が形成され、この絶縁物層２上には複数の島状の
ＳＯＩ領域が設けられている。この島状のＳＯＩ領域の
うち、ｎＭＯＳＦＥＴ形成領域にはｐ型のチャネル領域
９ａと、ｎ型のソース・ドレイン領域１２ａが形成さ
れ、ｐＭＯＳＦＥＴ形成領域にはｎ型のチャネル領域１
２ｂと、ｐ型ソース・ドレイン領域１２ｂが形成されて
いる（図１（ａ）参照）。そして各々のチャネル領域９
ａ，９ｂ上にはゲート絶縁膜１０を介してゲート電極１
１が形成されている。
【００１８】また、これらのｎＭＯＳＦＥＴ領域９ａ，
１２ａとｐＭＯＳＦＥＴ領域９ｂ，１２ｂの間には、例
えばＢＳＧ（ホウ素ドープガラス）からなる絶縁膜７が
埋め込まれている。そしてｐＭＯＳＦＥＴ領域９ｂ，１
２ｂと絶縁膜７との間には例えばＳｉＯ2 からなる絶縁
膜６が設けられている（図１（ａ），（ｃ）参照）。
１２ａとｐＭＯＳＦＥＴ領域９ｂ，１２ｂの間には、例
えばＢＳＧ（ホウ素ドープガラス）からなる絶縁膜７が
埋め込まれている。そしてｐＭＯＳＦＥＴ領域９ｂ，１
２ｂと絶縁膜７との間には例えばＳｉＯ2 からなる絶縁
膜６が設けられている（図１（ａ），（ｃ）参照）。
【００１９】一方ｎＭＯＳＦＥＴ領域のｐ型のチャネル
領域９ａと絶縁膜７の間にはｐ+ 型の不純物領域８が形
成されている（図１（ｂ）参照）。
領域９ａと絶縁膜７の間にはｐ+ 型の不純物領域８が形
成されている（図１（ｂ）参照）。
【００２０】以上述べたように本実施の形態の半導体装
置によれば、ＳＯＩ−ＣＭＯＳＦＥＴの素子分離にｐ型
の不純物原子を含む絶縁膜７が埋め込まれた構造が用い
られ、かつこの絶縁膜７とｐＭＯＳ領域９ｂ，１２ｂの
接する領域に不純物を含まない絶縁膜６が設けられてい
ることにより例えば０．４μｍ以下の微細な素子分離を
行うことができる。
置によれば、ＳＯＩ−ＣＭＯＳＦＥＴの素子分離にｐ型
の不純物原子を含む絶縁膜７が埋め込まれた構造が用い
られ、かつこの絶縁膜７とｐＭＯＳ領域９ｂ，１２ｂの
接する領域に不純物を含まない絶縁膜６が設けられてい
ることにより例えば０．４μｍ以下の微細な素子分離を
行うことができる。
【００２１】またｎＭＯＳ領域のｐ型チャネル領域９ａ
と絶縁膜７との接する領域には高濃度のｐ型不純物領域
が設けられていることにより、チャネル領域９ａの端部
の角部でのゲート電界集中によって生じる静特性のハン
プを抑制することができる。
と絶縁膜７との接する領域には高濃度のｐ型不純物領域
が設けられていることにより、チャネル領域９ａの端部
の角部でのゲート電界集中によって生じる静特性のハン
プを抑制することができる。
【００２２】次に本発明の第２の実施の形態を図２を参
照して説明する。この実施の形態は図１に示すＳＯＩ−
ＣＭＯＳＦＥＴの製造方法であって図２にその製造工程
を示す。
照して説明する。この実施の形態は図１に示すＳＯＩ−
ＣＭＯＳＦＥＴの製造方法であって図２にその製造工程
を示す。
【００２３】この製造方法は、半導体基板１上に絶縁物
層２が形成され、この絶縁物層２上にＳＯＩ層とも呼ば
れる半導体層３が形成されたＳＯＩ基板を用いる。この
ＳＯＩ基板のＳＯＩ層３の表面に、熱処理することによ
って熱酸化膜４を形成し、この熱酸化膜４上にシリコン
窒化膜５を形成する（図２（ａ）参照）。そしてシリコ
ン窒化膜５、熱酸化膜４、およびＳＯＩ層３をパターニ
ングして島状のＳＯＩ領域３を形成する（図２（ａ）参
照）。その後、酸化することによってＳＯＩ領域３の側
面にシリコン酸化膜６を形成する。
層２が形成され、この絶縁物層２上にＳＯＩ層とも呼ば
れる半導体層３が形成されたＳＯＩ基板を用いる。この
ＳＯＩ基板のＳＯＩ層３の表面に、熱処理することによ
って熱酸化膜４を形成し、この熱酸化膜４上にシリコン
窒化膜５を形成する（図２（ａ）参照）。そしてシリコ
ン窒化膜５、熱酸化膜４、およびＳＯＩ層３をパターニ
ングして島状のＳＯＩ領域３を形成する（図２（ａ）参
照）。その後、酸化することによってＳＯＩ領域３の側
面にシリコン酸化膜６を形成する。
【００２４】次にフォトリソグラフィ工程と、弗酸系の
溶液エッチングによってｎＭＯＳＦＥＴ形成領域となる
ＳＯＩ領域３の周囲に形成されたシリコン酸化膜６のみ
除去する（図２（ａ）参照）。
溶液エッチングによってｎＭＯＳＦＥＴ形成領域となる
ＳＯＩ領域３の周囲に形成されたシリコン酸化膜６のみ
除去する（図２（ａ）参照）。
【００２５】次に全面にＢＳＧ膜７を堆積した後、化学
／機械研磨法（ＣＭＰ）等により、シリコン窒化膜層５
が露出するまでＢＳＧ膜７をエッチバックする（図２
（ｂ）参照）。
／機械研磨法（ＣＭＰ）等により、シリコン窒化膜層５
が露出するまでＢＳＧ膜７をエッチバックする（図２
（ｂ）参照）。
【００２６】その後、窒素もしくは酸素雰囲気中で熱処
理を行うことにより、ｎＭＯＳＦＥＴ形成領域のＳＯＩ
領域３の周囲にホウ素がＢＳＧ膜７から拡散され、ｐ+
型の拡散領域８が形成される（図２（ｂ）参照）。この
ときｐＭＯＳＦＥＴ形成領域のＳＯＩ領域の周囲には、
シリコン酸化膜６が形成されているためにＢＳＧ膜７か
らホウ素は拡散されない。なお上記熱処理によってＢＳ
Ｇ膜の弗酸系溶液に対する耐性も、熱酸化膜と同程度か
それ以上に向上する。
理を行うことにより、ｎＭＯＳＦＥＴ形成領域のＳＯＩ
領域３の周囲にホウ素がＢＳＧ膜７から拡散され、ｐ+
型の拡散領域８が形成される（図２（ｂ）参照）。この
ときｐＭＯＳＦＥＴ形成領域のＳＯＩ領域の周囲には、
シリコン酸化膜６が形成されているためにＢＳＧ膜７か
らホウ素は拡散されない。なお上記熱処理によってＢＳ
Ｇ膜の弗酸系溶液に対する耐性も、熱酸化膜と同程度か
それ以上に向上する。
【００２７】次にシリコン窒化膜５をエッチング除去し
た後、フォトリソグラフィ技術とイオン注入法を用いる
ことによってｎＭＯＳＦＥＴ形成領域のＳＯＩ層にｐ型
のチャネル領域９ａを、ｐＭＯＳＦＥＴ形成領域のＳＯ
Ｉ層にｎ型のチャネル領域９ｂを形成する（図２（ｃ）
参照）。続いて弗酸系の溶液を用いて熱酸化膜４を除去
する（図２（ｃ）参照）。
た後、フォトリソグラフィ技術とイオン注入法を用いる
ことによってｎＭＯＳＦＥＴ形成領域のＳＯＩ層にｐ型
のチャネル領域９ａを、ｐＭＯＳＦＥＴ形成領域のＳＯ
Ｉ層にｎ型のチャネル領域９ｂを形成する（図２（ｃ）
参照）。続いて弗酸系の溶液を用いて熱酸化膜４を除去
する（図２（ｃ）参照）。
【００２８】次に熱酸化によってゲート酸化膜１０を形
成し、続いて例えば多結晶シリコンからなるゲート電極
材料の膜１１を堆積する（図２（ｄ）参照）。
成し、続いて例えば多結晶シリコンからなるゲート電極
材料の膜１１を堆積する（図２（ｄ）参照）。
【００２９】次にゲート電極材料の膜１１およびゲート
酸化膜１０をパターニングすることによってゲート電極
１１を形成し、このゲート電極１１をマスクにしてｎＭ
ＯＳＦＥＴ形成領域にｎ型不純物（例えばヒ素）をイオ
ン注入してソース・ドレイン領域１２ａを形成し、ｐＭ
ＯＳＦＥＴ形成領域にｐ型不純物（例えばホウ素）をイ
オン注入してソース・ドレイン領域１２ｂを形成する
（図１（ａ）参照）。このとき、ｎＭＯＳＦＥＴ領域の
周辺に既に形成されたｐ+ 型の拡散層８のうち、ゲート
電極１１の直下以外の領域は、ソース・ドレイン領域を
形成する際にｎ+型に反転し、図１（ａ）に示す構造の
ＳＯＩ−ＣＭＯＳＦＥＴが形成される。
酸化膜１０をパターニングすることによってゲート電極
１１を形成し、このゲート電極１１をマスクにしてｎＭ
ＯＳＦＥＴ形成領域にｎ型不純物（例えばヒ素）をイオ
ン注入してソース・ドレイン領域１２ａを形成し、ｐＭ
ＯＳＦＥＴ形成領域にｐ型不純物（例えばホウ素）をイ
オン注入してソース・ドレイン領域１２ｂを形成する
（図１（ａ）参照）。このとき、ｎＭＯＳＦＥＴ領域の
周辺に既に形成されたｐ+ 型の拡散層８のうち、ゲート
電極１１の直下以外の領域は、ソース・ドレイン領域を
形成する際にｎ+型に反転し、図１（ａ）に示す構造の
ＳＯＩ−ＣＭＯＳＦＥＴが形成される。
【００３０】この実施の形態の製造方法によって製造さ
れたＳＯＩ−ＣＭＯＳＦＥＴも第１の実施の形態と同様
の効果を奏することは言うまでもない。
れたＳＯＩ−ＣＭＯＳＦＥＴも第１の実施の形態と同様
の効果を奏することは言うまでもない。
【００３１】また、この実施の形態の製造方法において
は、ｐ+ 型の拡散層８を形成する際の熱処理によってＢ
ＳＧ膜７のフッ酸系溶液に対する耐性が向上するため、
埋め込み素子分離法に特有なフッ酸系の処理による素子
分離絶縁膜７の後退や、これに伴う素子分離領域端部の
「えぐれ」も、大幅に抑制することが可能になる。
は、ｐ+ 型の拡散層８を形成する際の熱処理によってＢ
ＳＧ膜７のフッ酸系溶液に対する耐性が向上するため、
埋め込み素子分離法に特有なフッ酸系の処理による素子
分離絶縁膜７の後退や、これに伴う素子分離領域端部の
「えぐれ」も、大幅に抑制することが可能になる。
【００３２】次に本発明による第３の実施の形態を図３
を参照して説明する。この実施の形態の半導体装置はＳ
ＯＩ−ＣＭＯＳＦＥＴであって、その平面図を図３
（ｂ）に示し、この図３（ｂ）に示す切断線Ｘ−Ｘ′で
切断したときの断面を図３（ａ）に示す。
を参照して説明する。この実施の形態の半導体装置はＳ
ＯＩ−ＣＭＯＳＦＥＴであって、その平面図を図３
（ｂ）に示し、この図３（ｂ）に示す切断線Ｘ−Ｘ′で
切断したときの断面を図３（ａ）に示す。
【００３３】半導体基板３１上に絶縁物層３２が形成さ
れ、この絶縁物層３２上にＳＯＩ層から形成される複数
の環状のシリコン層３３ａ，３３ｂが設けられている。
これらの環状のシリコン層３３ａ，３３ｂに囲まれた領
域には、各々、１個以上のｎＭＯＳＦＥＴを形成するた
めの、ＳＯＩ層から形成される島状のシリコン層３３ｃ
1 、およびｐＭＯＳＦＥＴを形成するための、ＳＯＩ層
から形成される島状のシリコン層３３ｃ2 が設けられて
いる。
れ、この絶縁物層３２上にＳＯＩ層から形成される複数
の環状のシリコン層３３ａ，３３ｂが設けられている。
これらの環状のシリコン層３３ａ，３３ｂに囲まれた領
域には、各々、１個以上のｎＭＯＳＦＥＴを形成するた
めの、ＳＯＩ層から形成される島状のシリコン層３３ｃ
1 、およびｐＭＯＳＦＥＴを形成するための、ＳＯＩ層
から形成される島状のシリコン層３３ｃ2 が設けられて
いる。
【００３４】そしてこれらの環状および島状のシリコン
層３３ａ，３３ｂ，３３ｃ1 ，３３ｃ2 の各側面には例
えばＳｉＯ2 からなる絶縁側壁３７が設けられている。
また環状のシリコン層３３ａと環状のシリコン層３３ｂ
の間の溝には不純物がドープされていない多結晶シリコ
ン層３８が埋め込まれており、ｎＭＯＳＦＥＴを形成す
るための島状のシリコン層３３ｃ1 と環状のシリコン層
３３ａの間の溝にはｐ型の不純物がドープされた多結晶
シリコン層３８ａが埋め込まれており、ｐＭＯＳＦＥＴ
を形成するための島状のシリコン層３３ｃ2 と環状のシ
リコン層３３ｂの間の溝にはｎ型の不純物がドープされ
た多結晶シリコン層３８ｂが埋め込まれている。そして
これらの多結晶シリコン層３８，３８ａ，３８ｂの表面
は絶縁膜、例えばシリコン酸化膜４０，４０ａ，４０ｂ
によって各々覆われている。
層３３ａ，３３ｂ，３３ｃ1 ，３３ｃ2 の各側面には例
えばＳｉＯ2 からなる絶縁側壁３７が設けられている。
また環状のシリコン層３３ａと環状のシリコン層３３ｂ
の間の溝には不純物がドープされていない多結晶シリコ
ン層３８が埋め込まれており、ｎＭＯＳＦＥＴを形成す
るための島状のシリコン層３３ｃ1 と環状のシリコン層
３３ａの間の溝にはｐ型の不純物がドープされた多結晶
シリコン層３８ａが埋め込まれており、ｐＭＯＳＦＥＴ
を形成するための島状のシリコン層３３ｃ2 と環状のシ
リコン層３３ｂの間の溝にはｎ型の不純物がドープされ
た多結晶シリコン層３８ｂが埋め込まれている。そして
これらの多結晶シリコン層３８，３８ａ，３８ｂの表面
は絶縁膜、例えばシリコン酸化膜４０，４０ａ，４０ｂ
によって各々覆われている。
【００３５】また、島状のシリコン層３３ｃ1 のｎＭＯ
ＳＦＥＴ形成領域にはゲート絶縁膜４２を介してｎ型の
多結晶シリコンからなるゲート電極４４ａが形成され、
このゲート電極４４ａを挟むようにｎ型のソース・ドレ
イン領域４６ａが形成されている。一方島状のシリコン
層３３ｃ2 のｐＭＯＳＦＥＴ形成領域にはゲート絶縁膜
４２を介してｐ型の多結晶シリコンからなるゲート電極
４４ｂが形成され、このゲート電極４４ｂを挟むように
ｐ型のソース・ドレイン領域４６ｂが形成されている。
ＳＦＥＴ形成領域にはゲート絶縁膜４２を介してｎ型の
多結晶シリコンからなるゲート電極４４ａが形成され、
このゲート電極４４ａを挟むようにｎ型のソース・ドレ
イン領域４６ａが形成されている。一方島状のシリコン
層３３ｃ2 のｐＭＯＳＦＥＴ形成領域にはゲート絶縁膜
４２を介してｐ型の多結晶シリコンからなるゲート電極
４４ｂが形成され、このゲート電極４４ｂを挟むように
ｐ型のソース・ドレイン領域４６ｂが形成されている。
【００３６】そしてｎＭＯＳＦＥＴ形成領域を取り囲ん
でいるシリコン層３８ａにはシリコン酸化膜４０ａを介
してコンタクト４９が設けられており、任意の電圧を印
加することが可能となっている。なお、ｐＭＯＳＦＥＴ
形成領域を取り囲んでいるシリコン層３８ｂにも図示し
ていないがシリコン酸化膜４０ｂを介してコンタクトが
設けられており、任意の電圧を印加することが可能とな
っている。
でいるシリコン層３８ａにはシリコン酸化膜４０ａを介
してコンタクト４９が設けられており、任意の電圧を印
加することが可能となっている。なお、ｐＭＯＳＦＥＴ
形成領域を取り囲んでいるシリコン層３８ｂにも図示し
ていないがシリコン酸化膜４０ｂを介してコンタクトが
設けられており、任意の電圧を印加することが可能とな
っている。
【００３７】以上説明したように本実施の形態の半導体
装置によれば、トランジスタが形成されるＳＯＩ領域３
３ｃ1 ，３３ｃ2 の周囲に導電膜３８ａ，３８ｂが埋め
込まれており、これらの導電膜３８ａ，３８ｂに任意の
電圧を印加することが可能であるため、トランジスタ領
域端部に起因する静特性におけるハンプの発生を抑制で
きるとともに、トランジスタ形成領域の端部および底面
のシリコンと絶縁膜の界面に生じるリーク電流を低減す
ることができる。
装置によれば、トランジスタが形成されるＳＯＩ領域３
３ｃ1 ，３３ｃ2 の周囲に導電膜３８ａ，３８ｂが埋め
込まれており、これらの導電膜３８ａ，３８ｂに任意の
電圧を印加することが可能であるため、トランジスタ領
域端部に起因する静特性におけるハンプの発生を抑制で
きるとともに、トランジスタ形成領域の端部および底面
のシリコンと絶縁膜の界面に生じるリーク電流を低減す
ることができる。
【００３８】次に本発明による第４の実施の形態を図４
を参照して説明する。この実施の形態は、図３に示すＳ
ＯＩ−ＣＭＯＳＦＥＴの製造方法であって、その製造工
程を図４に示す。
を参照して説明する。この実施の形態は、図３に示すＳ
ＯＩ−ＣＭＯＳＦＥＴの製造方法であって、その製造工
程を図４に示す。
【００３９】まず、半導体基板３１上に絶縁物層３２、
ＳＯＩ層３３を順次形成した後、ＳＯＩ層３３の表面を
酸化することによりＳｉＯ2 膜３４を形成し、このＳｉ
Ｏ2膜３４上に耐酸化性を有するシリコン窒化膜３５を
堆積する（図４（ａ）参照）。
ＳＯＩ層３３を順次形成した後、ＳＯＩ層３３の表面を
酸化することによりＳｉＯ2 膜３４を形成し、このＳｉ
Ｏ2膜３４上に耐酸化性を有するシリコン窒化膜３５を
堆積する（図４（ａ）参照）。
【００４０】次にフォトリソグラフィ技術とＲＩＥ等の
異方性エッチングを用いてシリコン窒化膜３５、ＳｉＯ
2 膜３４、及びＳＯＩ層３３をパターニングすることに
より図３（ｂ）に示すような環状のシリコン層３３ａ，
３３ｂと、この環状のシリコン層３３ａ，３３ｂに囲ま
れた領域内に存在する複数の島状のシリコン層に分割す
る（図４（ｂ）参照）。
異方性エッチングを用いてシリコン窒化膜３５、ＳｉＯ
2 膜３４、及びＳＯＩ層３３をパターニングすることに
より図３（ｂ）に示すような環状のシリコン層３３ａ，
３３ｂと、この環状のシリコン層３３ａ，３３ｂに囲ま
れた領域内に存在する複数の島状のシリコン層に分割す
る（図４（ｂ）参照）。
【００４１】続いて熱酸化することによって分割された
ＳＯＩ層３３ａ，３３ｂ，３３ｃの側面にＳｉＯ2 膜３
７を形成する（図４（ｃ）参照）。その後全面に多結晶
シリコン膜３８を堆積し、上述の環状のシリコン層３３
ａ，３３ｂ、島状のシリコン層３３ｃの間の溝を埋め込
む（図４（ｃ）参照）。
ＳＯＩ層３３ａ，３３ｂ，３３ｃの側面にＳｉＯ2 膜３
７を形成する（図４（ｃ）参照）。その後全面に多結晶
シリコン膜３８を堆積し、上述の環状のシリコン層３３
ａ，３３ｂ、島状のシリコン層３３ｃの間の溝を埋め込
む（図４（ｃ）参照）。
【００４２】次に化学・機械研磨（ＣＭｐ）法を用い
て、全面に堆積した多結晶シリコン膜を研磨し、平坦化
した後、熱酸化することにより多結晶シリコン膜３８の
表面にシリコン酸化膜４０，４０ａ，４０ｂを形成する
（図４（ｄ）参照）。
て、全面に堆積した多結晶シリコン膜を研磨し、平坦化
した後、熱酸化することにより多結晶シリコン膜３８の
表面にシリコン酸化膜４０，４０ａ，４０ｂを形成する
（図４（ｄ）参照）。
【００４３】次にＣＤＥ（Chemical Dry Etching）法等
を用いてシリコン窒化膜３５を除去した後、フォトリソ
グラフィ技術とイオン注入法を用いて、島状のシリコン
層３３ｃのうち、ｎＭＯＳＦＥＴ形成領域にはホウ素を
打ち込むことによってｐ型の拡散層３３ｃ1 を形成し、
ｐＭＯＳＦＥＴ形成領域にはリンを打ち込むことによっ
てｎ型の拡散層３３ｃ2 を選択的に形成する（図４
（ｅ）参照）。これらの拡散層３３ｃ1 ，３３ｃ2 を形
成する際に、環状のシリコン層３３ａに囲まれた領域に
埋め込まれている多結晶シリコン膜３８にはホウ素を導
入することによりｐ型多結晶シリコン膜３８ａとし、環
状のシリコン層３３ｂに囲まれた領域に埋め込まれてい
る多結晶シリコン膜３８にはリンを導入することによ
り、ｎ型多結晶シリコン膜３８ｂに変換する（図４
（ｅ）参照）。
を用いてシリコン窒化膜３５を除去した後、フォトリソ
グラフィ技術とイオン注入法を用いて、島状のシリコン
層３３ｃのうち、ｎＭＯＳＦＥＴ形成領域にはホウ素を
打ち込むことによってｐ型の拡散層３３ｃ1 を形成し、
ｐＭＯＳＦＥＴ形成領域にはリンを打ち込むことによっ
てｎ型の拡散層３３ｃ2 を選択的に形成する（図４
（ｅ）参照）。これらの拡散層３３ｃ1 ，３３ｃ2 を形
成する際に、環状のシリコン層３３ａに囲まれた領域に
埋め込まれている多結晶シリコン膜３８にはホウ素を導
入することによりｐ型多結晶シリコン膜３８ａとし、環
状のシリコン層３３ｂに囲まれた領域に埋め込まれてい
る多結晶シリコン膜３８にはリンを導入することによ
り、ｎ型多結晶シリコン膜３８ｂに変換する（図４
（ｅ）参照）。
【００４４】次にＳｉＯ2 膜３４を等方性エッチングに
よって除去した後、再び熱酸化することによってシリコ
ン層３３ｃ1 ，３３ｃ2 の表面にゲート酸化膜４２を形
成し、続いて全面に多結晶シリコン膜を堆積する（図示
せず）。そしてフォトリソグラフィ技術とイオン注入を
用いてｎＭＯＳＦＥＴ形成領域上の多結晶シリコン膜に
はｎ型の不純物を、ｐＭＯＳＦＥＴ形成領域上の多結晶
シリコン膜にはｐ型の不純物を導入し、パターニングす
ることにより、ゲート電極４６ａおよびゲート電極４６
ｂを形成する（図１（ａ）参照）。続いてこれらのゲー
ト電極４６ａ，４６ｂをマスクにしてｎＭＯＳＦＥＴ形
成領域にヒ素を、ｐＭＯＳＦＥＴ形成領域にホウ素をイ
オン注入することによりｎ型のソース・ドレイン領域４
６ａおよびｐ型のソース・ドレイン領域４６ｂを形成す
る（図１（ａ）参照）。
よって除去した後、再び熱酸化することによってシリコ
ン層３３ｃ1 ，３３ｃ2 の表面にゲート酸化膜４２を形
成し、続いて全面に多結晶シリコン膜を堆積する（図示
せず）。そしてフォトリソグラフィ技術とイオン注入を
用いてｎＭＯＳＦＥＴ形成領域上の多結晶シリコン膜に
はｎ型の不純物を、ｐＭＯＳＦＥＴ形成領域上の多結晶
シリコン膜にはｐ型の不純物を導入し、パターニングす
ることにより、ゲート電極４６ａおよびゲート電極４６
ｂを形成する（図１（ａ）参照）。続いてこれらのゲー
ト電極４６ａ，４６ｂをマスクにしてｎＭＯＳＦＥＴ形
成領域にヒ素を、ｐＭＯＳＦＥＴ形成領域にホウ素をイ
オン注入することによりｎ型のソース・ドレイン領域４
６ａおよびｐ型のソース・ドレイン領域４６ｂを形成す
る（図１（ａ）参照）。
【００４５】この実施の形態の製造方法によって製造さ
れた半導体装置も第３の実施の形態と同様の効果を奏す
ることは言うまでもない。
れた半導体装置も第３の実施の形態と同様の効果を奏す
ることは言うまでもない。
【００４６】次に本発明の第５の実施の形態を図５を参
照して説明する。この実施の形態の半導体装置はＳＯＩ
−ＣＭＯＳＦＥＴであって、その平面図を図５（ｂ）に
示し、この図５（ｂ）に示す切断線Ｙ−Ｙ′で切断した
ときの断面を図５（ａ）に示す。
照して説明する。この実施の形態の半導体装置はＳＯＩ
−ＣＭＯＳＦＥＴであって、その平面図を図５（ｂ）に
示し、この図５（ｂ）に示す切断線Ｙ−Ｙ′で切断した
ときの断面を図５（ａ）に示す。
【００４７】半導体基板５１上には絶縁膜５２を介して
島状のｎ型多結晶シリコン層５３ａと島状のｐ型多結晶
シリコン層５３ｂが形成されている。またこれらの多結
晶シリコン層５３ａ，５３ｂの側面にはシリコン酸化膜
６６が設けられている。そしてこれらの多結晶シリコン
層５３ａ，５３ｂ上には絶縁膜５４を介して環状のシリ
コン層（以下、ＳＯＩ層ともいう）５５ａ，５５ｂが形
成されている。この環状のＳＯＩ層５５ａに囲まれた領
域には１個以上のｎＭＯＳＦＥＴを形成するための島状
のシリコン層５５ｃ1 が設けられ、環状のＳＯＩ層５５
ｂに囲まれた領域には１個以上のｐＭＯＳＦＥＴを形成
するための島状のシリコン層５５ｃ2 が設けられてい
る。これらの環状のＳＯＩ層５５ａ，５５ｂおよび島状
の多結晶シリコン層５５ｃ1 ，５５ｃ2 の各側面にはシ
リコン酸化膜６４が設けられている。
島状のｎ型多結晶シリコン層５３ａと島状のｐ型多結晶
シリコン層５３ｂが形成されている。またこれらの多結
晶シリコン層５３ａ，５３ｂの側面にはシリコン酸化膜
６６が設けられている。そしてこれらの多結晶シリコン
層５３ａ，５３ｂ上には絶縁膜５４を介して環状のシリ
コン層（以下、ＳＯＩ層ともいう）５５ａ，５５ｂが形
成されている。この環状のＳＯＩ層５５ａに囲まれた領
域には１個以上のｎＭＯＳＦＥＴを形成するための島状
のシリコン層５５ｃ1 が設けられ、環状のＳＯＩ層５５
ｂに囲まれた領域には１個以上のｐＭＯＳＦＥＴを形成
するための島状のシリコン層５５ｃ2 が設けられてい
る。これらの環状のＳＯＩ層５５ａ，５５ｂおよび島状
の多結晶シリコン層５５ｃ1 ，５５ｃ2 の各側面にはシ
リコン酸化膜６４が設けられている。
【００４８】そして環状のＳＯＩ層５５ａと環状のＳＯ
Ｉ層５５ｂとの間の、底が絶縁膜５２の表面となる溝に
は不純物がドープされない多結晶シリコン膜６８が埋め
込まれ、ｎＭＯＳＦＥＴを形成するための島状のシリコ
ン層５５ｃ1 と環状のＳＯＩ層５５ａとの間の溝にはｐ
型の不純物がドープされた多結晶シリコン層６８ａが埋
め込まれ、ｐＭＯＳＦＥＴを形成するための島状のシリ
コン層５５ｃ2 と環状のＳＯＩ層５５ｂとの間の溝には
ｎ型の不純物がドープされた多結晶シリコン層６８ｂが
埋め込まれている。
Ｉ層５５ｂとの間の、底が絶縁膜５２の表面となる溝に
は不純物がドープされない多結晶シリコン膜６８が埋め
込まれ、ｎＭＯＳＦＥＴを形成するための島状のシリコ
ン層５５ｃ1 と環状のＳＯＩ層５５ａとの間の溝にはｐ
型の不純物がドープされた多結晶シリコン層６８ａが埋
め込まれ、ｐＭＯＳＦＥＴを形成するための島状のシリ
コン層５５ｃ2 と環状のＳＯＩ層５５ｂとの間の溝には
ｎ型の不純物がドープされた多結晶シリコン層６８ｂが
埋め込まれている。
【００４９】これらの多結晶シリコン層６８，６８ａ，
６８ｂの表面はシリコン酸化膜７０，７０ａ，７０ｂに
よって覆われている。またｎＭＯＳＦＥＴ形成領域のシ
リコン層５５ｃ1 上にはゲート絶縁膜７２を介してｎ型
の多結晶シリコンからなるゲート電極７４ａが形成さ
れ、ｐＭＯＳＦＥＴ形成領域のシリコン層５５ｃ2 上に
はゲート絶縁膜７２を介してｐ型の多結晶シリコンから
なるゲート電極７４ｂが形成されている。そしてゲート
電極７４ａの両側のＳＯＩ層５５ｃ1 にはｎ型のソース
・ドレイン領域７６ａが形成され、ゲート電極７４ｂの
両側のＳＯＩ層５５ｃ2 にはｐ型のソース・ドレイン領
域７６ｂが形成されている。
６８ｂの表面はシリコン酸化膜７０，７０ａ，７０ｂに
よって覆われている。またｎＭＯＳＦＥＴ形成領域のシ
リコン層５５ｃ1 上にはゲート絶縁膜７２を介してｎ型
の多結晶シリコンからなるゲート電極７４ａが形成さ
れ、ｐＭＯＳＦＥＴ形成領域のシリコン層５５ｃ2 上に
はゲート絶縁膜７２を介してｐ型の多結晶シリコンから
なるゲート電極７４ｂが形成されている。そしてゲート
電極７４ａの両側のＳＯＩ層５５ｃ1 にはｎ型のソース
・ドレイン領域７６ａが形成され、ゲート電極７４ｂの
両側のＳＯＩ層５５ｃ2 にはｐ型のソース・ドレイン領
域７６ｂが形成されている。
【００５０】また、ｎＭＯＳＦＥＴ形成領域を取り囲ん
でいるシリコン層６８ａにはシリコン酸化膜７０ａを介
してコンタクト７９が設けられており、任意の電圧を印
加することが可能となっている。この印加された電圧は
シリコン層６８ａを介して導電膜５３ａにも伝わるた
め、ｎＭＯＳＦＥＴの側面及び底面に対して任意の電圧
を印加することができることになる。
でいるシリコン層６８ａにはシリコン酸化膜７０ａを介
してコンタクト７９が設けられており、任意の電圧を印
加することが可能となっている。この印加された電圧は
シリコン層６８ａを介して導電膜５３ａにも伝わるた
め、ｎＭＯＳＦＥＴの側面及び底面に対して任意の電圧
を印加することができることになる。
【００５１】なおｐＭＯＳＦＥＴ形成領域を取り囲んで
いるシリコン層６８ｂにも、図示していないがシリコン
酸化膜７０ｂを介してコンタクトが設けられており、任
意の電圧を印加することが可能となっている。この印加
された電圧はシリコン層６８ｂを介して導電膜５３ｂに
も伝わるため、ｐＭＯＳＦＥＴの側面及び底面に対して
任意の電圧を印加することができる。
いるシリコン層６８ｂにも、図示していないがシリコン
酸化膜７０ｂを介してコンタクトが設けられており、任
意の電圧を印加することが可能となっている。この印加
された電圧はシリコン層６８ｂを介して導電膜５３ｂに
も伝わるため、ｐＭＯＳＦＥＴの側面及び底面に対して
任意の電圧を印加することができる。
【００５２】このように本実施の形態の半導体装置によ
れば、トランジスタ領域の側面や底面に対して任意の電
圧を印加することが可能となり、トランジスタ領域の端
部に起因する「ハンプ」を抑制することができるととも
に、トランジスタ形成領域の端部および底面のシリコン
と絶縁膜の界面に起因するリーク電流を低減することが
できる。
れば、トランジスタ領域の側面や底面に対して任意の電
圧を印加することが可能となり、トランジスタ領域の端
部に起因する「ハンプ」を抑制することができるととも
に、トランジスタ形成領域の端部および底面のシリコン
と絶縁膜の界面に起因するリーク電流を低減することが
できる。
【００５３】次に本発明による第６の実施の形態を図６
及び図７を参照して説明する。この実施の形態は図５に
示すＳＯＩ−ｃＭＯＳＦＥＴの製造方法であって図６及
び図７にその製造工程を示す。
及び図７を参照して説明する。この実施の形態は図５に
示すＳＯＩ−ｃＭＯＳＦＥＴの製造方法であって図６及
び図７にその製造工程を示す。
【００５４】まず、半導体基板５１と、シリコン基板５
５上にシリコン酸化膜５４、多結晶シリコン膜５３、シ
リコン酸化膜５２が形成されている基板とを接着し、シ
リコン基板５５を研磨等の手段により数百ｎｍ程度のシ
リコン層（ＳＯＩ層）５５に加工する（図６（ａ）参
照）。
５上にシリコン酸化膜５４、多結晶シリコン膜５３、シ
リコン酸化膜５２が形成されている基板とを接着し、シ
リコン基板５５を研磨等の手段により数百ｎｍ程度のシ
リコン層（ＳＯＩ層）５５に加工する（図６（ａ）参
照）。
【００５５】次にシリコン層５５上に熱酸化膜５７を形
成した後、この熱酸化膜５７上にシリコン窒化膜５８を
堆積する（図６（ｂ）参照）。
成した後、この熱酸化膜５７上にシリコン窒化膜５８を
堆積する（図６（ｂ）参照）。
【００５６】続いてフォトリソグラフィ技術とＲＩＥ等
の異方性エッチングを用いてシリコン窒化膜５８、シリ
コン酸化膜５７、ＳＯＩ層５５、およびシリコン酸化膜
５４をパターニングすることにより、環状のＳＯＩ層５
５ａ，５５ｂと、これらの環状のＳＯＩ層５５ａ，５５
ｂに囲まれた複数の島状のＳＯＩ層５５ｃに分割する
（図６（ｃ）参照）。このときＳＯＩ層５５ａとＳＯＩ
層５５ｂとの間には溝６０ａが形成され、ＳＯＩ層５５
ａとＳＯＩ層５５ｃとの間、およびＳＯＩ層５５ｃとＳ
ＯＩ層５５ｃの間には溝６０ｂが形成される（図６
（ｃ）参照）。
の異方性エッチングを用いてシリコン窒化膜５８、シリ
コン酸化膜５７、ＳＯＩ層５５、およびシリコン酸化膜
５４をパターニングすることにより、環状のＳＯＩ層５
５ａ，５５ｂと、これらの環状のＳＯＩ層５５ａ，５５
ｂに囲まれた複数の島状のＳＯＩ層５５ｃに分割する
（図６（ｃ）参照）。このときＳＯＩ層５５ａとＳＯＩ
層５５ｂとの間には溝６０ａが形成され、ＳＯＩ層５５
ａとＳＯＩ層５５ｃとの間、およびＳＯＩ層５５ｃとＳ
ＯＩ層５５ｃの間には溝６０ｂが形成される（図６
（ｃ）参照）。
【００５７】次に、溝部６０ａ上に開口を有するフォト
レジストからなるレジストパターン６２を形成した後、
異方性エッチングを用いて、環状のＳＯＩ層５５ａ，５
５ｂ間に形成された溝６０ａを再度エッチングし、この
溝６０ａの底部に存在する多結晶シリコン膜５３をパタ
ーニングし、島状の多結晶シリコン層５３ａ，５３ｂに
分割する（図６（ｄ）参照）。
レジストからなるレジストパターン６２を形成した後、
異方性エッチングを用いて、環状のＳＯＩ層５５ａ，５
５ｂ間に形成された溝６０ａを再度エッチングし、この
溝６０ａの底部に存在する多結晶シリコン膜５３をパタ
ーニングし、島状の多結晶シリコン層５３ａ，５３ｂに
分割する（図６（ｄ）参照）。
【００５８】次にレジストパターン６２を除去した後、
溝６０ａ，６０ｂ内に露出している多結晶シリコン膜５
３およびＳＯＩ層５５ａ，５５ｂ，５５ｃを、等方性エ
ッチング法を用いてエッチングすることにより、ＳＯＩ
層５５ａ，５５ｂ，５５ｃの側面および多結晶シリコン
層５３ａ，５３ｂの側面を溝６０ａ，６０ｂから後退さ
せるが、溝６０ｂ内の底部に存在する多結晶シリコン層
５３ａ，５３ｂは残存させる（図６（ｅ）参照）。
溝６０ａ，６０ｂ内に露出している多結晶シリコン膜５
３およびＳＯＩ層５５ａ，５５ｂ，５５ｃを、等方性エ
ッチング法を用いてエッチングすることにより、ＳＯＩ
層５５ａ，５５ｂ，５５ｃの側面および多結晶シリコン
層５３ａ，５３ｂの側面を溝６０ａ，６０ｂから後退さ
せるが、溝６０ｂ内の底部に存在する多結晶シリコン層
５３ａ，５３ｂは残存させる（図６（ｅ）参照）。
【００５９】熱酸化処理を行うことにより、ＳＯＩ層５
５ａ，５５ｂ，５５ｃの露出している側面と、多結晶シ
リコン層５３ａ，５３ｂの露出している側面及び上面に
各々シリコン酸化膜６４，６６を形成した後、異方性エ
ッチングを用いて、溝６０ｂの底部に形成されたシリコ
ン酸化膜を除去する（図７（ａ）参照）。続いて全面に
多結晶シリコン膜６８を堆積する（図７（ａ）参照）。
５ａ，５５ｂ，５５ｃの露出している側面と、多結晶シ
リコン層５３ａ，５３ｂの露出している側面及び上面に
各々シリコン酸化膜６４，６６を形成した後、異方性エ
ッチングを用いて、溝６０ｂの底部に形成されたシリコ
ン酸化膜を除去する（図７（ａ）参照）。続いて全面に
多結晶シリコン膜６８を堆積する（図７（ａ）参照）。
【００６０】次にＣＭｐ法を用いて、多結晶シリコン膜
６８を研磨、平坦化した後、熱酸化処理を行うことによ
り、多結晶シリコン膜６８の表面にシリコン酸化膜７
０，７０ａ，７０ｂを形成する（図７（ｂ）参照）。
６８を研磨、平坦化した後、熱酸化処理を行うことによ
り、多結晶シリコン膜６８の表面にシリコン酸化膜７
０，７０ａ，７０ｂを形成する（図７（ｂ）参照）。
【００６１】次にシリコン窒化膜５８をＣＤＥ法等を用
いて除去した後、フォトリソグラフィ技術とイオン注入
法を用いて、島状のシリコン層５５ｃのうち、ｎＭＯＳ
ＦＥＴ形成領域にはｐ型の不純物、例えばホウ素を打ち
込みｐ型の拡散層５５ｃ1 を選択的に形成し、ｐＭＯＳ
ＦＥＴ形成領域にはｎ型の不純物、例えばリンを打ち込
みｎ型の拡散層５５ｃ2 を選択的に形成する（図７
（ｃ）参照）。この拡散層５５ｃ1 ，５５ｃ2 を形成す
る際に環状のシリコン層５５ａに囲まれた領域に埋め込
まれている多結晶シリコン層６８にはｐ型の不純物を導
入してｐ型の多結晶シリコン層６８ａにし、環状のシリ
コン層５５ｂに囲まれた領域に埋め込まれている多結晶
シリコン層６８にはｎ型の不純物層を導入してｎ型の多
結晶シリコン層６８ｂにして導電膜に変換する（図７
（ｃ）参照）。なお溝６０ａ内に埋め込まれた多結晶シ
リコン膜６８には不純物は導入されない。
いて除去した後、フォトリソグラフィ技術とイオン注入
法を用いて、島状のシリコン層５５ｃのうち、ｎＭＯＳ
ＦＥＴ形成領域にはｐ型の不純物、例えばホウ素を打ち
込みｐ型の拡散層５５ｃ1 を選択的に形成し、ｐＭＯＳ
ＦＥＴ形成領域にはｎ型の不純物、例えばリンを打ち込
みｎ型の拡散層５５ｃ2 を選択的に形成する（図７
（ｃ）参照）。この拡散層５５ｃ1 ，５５ｃ2 を形成す
る際に環状のシリコン層５５ａに囲まれた領域に埋め込
まれている多結晶シリコン層６８にはｐ型の不純物を導
入してｐ型の多結晶シリコン層６８ａにし、環状のシリ
コン層５５ｂに囲まれた領域に埋め込まれている多結晶
シリコン層６８にはｎ型の不純物層を導入してｎ型の多
結晶シリコン層６８ｂにして導電膜に変換する（図７
（ｃ）参照）。なお溝６０ａ内に埋め込まれた多結晶シ
リコン膜６８には不純物は導入されない。
【００６２】次にシリコン酸化膜５７を等方性エッチン
グを用いて除去した後、熱酸化処理を行うことによって
ＳＯＩ層５５ｃ1 ，５５ｃ2 の表面にゲート酸化膜７２
を形成する（図５（ａ）参照）。続いて全面に多結晶シ
リコン膜を堆積した後、この多結晶シリコン膜にフォト
リソグラフィ技術とイオン注入法を用いて選択的に不純
物を導入し、この多結晶シリコン膜をパターニングする
ことによりｎＭＯＳＦＥＴ形成領域にはｎ型の多結晶シ
リコンからなるゲート電極７４ａを、ｐＭＯＳＦＥＴ形
成領域にはｐ型の多結晶シリコンからなるゲート電極７
４ｂを形成する（図５（ａ）参照）。その後、フォトリ
ソグラフィ技術を用いて、ゲート電極７４ａをマスクに
してヒ素をイオン注入することによりゲート電極７４ａ
の両側のＳＯＩ層５５ｃ1 にｎ型のソース・ドレイン領
域７６ａを選択的に形成するとともにゲート電極７４ｂ
をマスクにしてホウ素をイオン注入することによりゲー
ト電極７４ｂの両側のＳＯＩ層５５ｃ2 にｐ型のソース
・ドレイン領域７６ｂを選択的に形成する（図５（ａ）
参照）。
グを用いて除去した後、熱酸化処理を行うことによって
ＳＯＩ層５５ｃ1 ，５５ｃ2 の表面にゲート酸化膜７２
を形成する（図５（ａ）参照）。続いて全面に多結晶シ
リコン膜を堆積した後、この多結晶シリコン膜にフォト
リソグラフィ技術とイオン注入法を用いて選択的に不純
物を導入し、この多結晶シリコン膜をパターニングする
ことによりｎＭＯＳＦＥＴ形成領域にはｎ型の多結晶シ
リコンからなるゲート電極７４ａを、ｐＭＯＳＦＥＴ形
成領域にはｐ型の多結晶シリコンからなるゲート電極７
４ｂを形成する（図５（ａ）参照）。その後、フォトリ
ソグラフィ技術を用いて、ゲート電極７４ａをマスクに
してヒ素をイオン注入することによりゲート電極７４ａ
の両側のＳＯＩ層５５ｃ1 にｎ型のソース・ドレイン領
域７６ａを選択的に形成するとともにゲート電極７４ｂ
をマスクにしてホウ素をイオン注入することによりゲー
ト電極７４ｂの両側のＳＯＩ層５５ｃ2 にｐ型のソース
・ドレイン領域７６ｂを選択的に形成する（図５（ａ）
参照）。
【００６３】以上説明したように本実施の形態の製造方
法によって製造された半導体装置も図５に示す第５の実
施の形態の半導体装置と同様の効果を奏することは言う
までもない。
法によって製造された半導体装置も図５に示す第５の実
施の形態の半導体装置と同様の効果を奏することは言う
までもない。
【００６４】
【発明の効果】以上述べたように本発明によれば、静特
性にハンプが生じるのを可及的に抑制することができ
る。
性にハンプが生じるのを可及的に抑制することができ
る。
【図１】本発明の第１の実施の形態の構成を示す断面
図。
図。
【図２】本発明の第２の実施の形態の製造工程断面図。
【図３】本発明の第３の実施の形態の構成を示す構成
図。
図。
【図４】本発明の第４の実施の形態の製造工程断面図。
【図５】本発明の第５の実施の形態の構成を示す構成
図。
図。
【図６】本発明の第６の実施の形態の製造工程断面図。
【図７】本発明の第６の実施の形態の製造工程断面図。
【図８】従来のＳＯＩ−ＣＭＯＳＦＥＴの構成を示す断
面図。
面図。
【図９】従来の他のＳＯＩ−ＣＭＯＳＦＥＴの構成を示
す断面図。
す断面図。
【図１０】ＭＯＳＦＥＴの静特性を示すグラフ。
【図１１】従来のＳＯＩ−ＣＭＯＳＦＥＴの静特性を示
すグラフ。
すグラフ。
１ 半導体基板 ２ 絶縁物層 ３ ＳＯＩ層 ４ 熱酸化膜 ５ シリコン窒化膜 ６ シリコン酸化膜 ７ ＢＳＧ膜 ８ ｐ+ 型の拡散領域 ９ａ，９ｂ チャネル領域 １０ ゲート絶縁膜 １１ 多結晶シリコン膜（ゲート電極） １２ａ，１２ｂ ソース・ドレイン領域 ３１ 半導体基板 ３２ 絶縁物層 ３３ ＳＯＩ層 ３３ａ，３３ｂ，３３ｃ ＳＯＩ層 ３４ シリコン酸化膜 ３５ シリコン窒化膜 ３７ シリコン酸化膜 ３８ 多結晶シリコン膜 ３８ａ ｐ型多結晶シリコン層 ３８ｂ ｎ型多結晶シリコン層 ４０，４０ａ，４０ｂ シリコン酸化膜 ４２ ゲート酸化膜 ４４ａ，４４ｂ ゲート電極 ４６ａ，４６ｂ ソース・ドレイン領域 ４９ コンタクト ５１ 半導体基板 ５２ 絶縁膜 ５３ａ，５３ｂ 多結晶シリコン層 ５４ 絶縁膜 ５５ａ，５５ｂ，５５ｃ1 ，５５ｃ2 ＳＯＩ層 ５７ 熱酸化膜 ５８ シリコン窒化膜 ６０ａ，６０ｂ 溝 ６２ レジストパターン ６４ シリコン酸化膜 ６６ シリコン酸化膜 ６８ 多結晶シリコン膜 ７０，７０ａ，７０ｂ シリコン酸化膜 ７２ ゲート絶縁膜 ７４ａ，７４ｂ ゲート電極 ７６ａ，７６ｂ ソース・ドレイン領域 ７９ コンタント １０１ 半導体基板 １０２ 絶縁物層 １０３ 素子分離領域 １０７ 素子分離絶縁膜 １０９ａ，１０９ｂ チャネル領域 １１０ ゲート絶縁膜 １１１ ゲート電極 １１２ａ，１１２ｂ ソース・ドレイン領域 １２０，１３０，１４０ チャネル領域端部
Claims (6)
- 【請求項１】基板上に形成された絶縁物層と、 前記絶縁物層上に設けられたｐ型の半導体層と、 前記絶縁物層上に設けられ、前記ｐ型の半導体層とは絶
縁膜によって絶縁分離されたｎ型の半導体層と、 前記ｐ型の半導体層に分離されて形成されたｎ型のソー
ス領域およびドレイン領域と、 前記ｎ型の半導体層に分離されて形成されたｐ型のソー
ス領域およびドレイン領域と、 前記ｎ型のソース領域と前記ｎ型のドレイン領域との間
の前記ｐ型の半導体層に形成された第１のチャネル領域
と、 前記ｐ型のソース領域と前記ｐ型のドレイン領域との間
の前記ｎ型の半導体層に形成された第２のチャネル領域
と、 前記第１のチャネル領域上に形成された第１のゲート電
極と、 前記第２のチャネル領域上に形成された第２のゲート電
極と、 前記第１のチャネル領域のゲート幅方向の端部の前記ｐ
型の半導体層に形成された前記ｐ型の半導体層より高濃
度のｐ型の拡散領域と、 を備えていることを特徴とする半導体装置。 - 【請求項２】絶縁物層上にシリコン層が形成されたＳＯ
Ｉ基板の該シリコン層上にマスク層を形成する工程と、 前記マスク層および前記シリコン層をパターニングする
ことにより第１および第２の島状の領域を形成する工程
と、 前記第２の島状の領域の前記シリコン層の側面にのみ第
１の絶縁膜を形成する工程と、 ｐ型の不純物原子を含む第２の絶縁膜を、前記第１およ
び第２の島状領域の周囲に埋め込む工程と、 熱処理することにより前記第１の島状領域の前記シリコ
ン層の側面に前記第２の絶縁膜から前記ｐ型の不純物原
子を拡散させ、ｐ型の拡散領域を形成する工程と、 前記第１及び第２の島状領域にそれぞれｎチャネル及び
ｐチャネルＭＯＳＦＥＴを形成する工程と、 を備えていることを特徴とする半導体装置の製造方法。 - 【請求項３】基板上に形成された絶縁物層と、 前記絶縁物層上に形成された環状の第１の半導体層と、 前記第１の半導体層の内側の前記絶縁物層上に前記第１
の半導体層と分離されて形成された島状の第２の半導体
層と、 前記第１の半導体層と前記第２の半導体層の各々の側面
に形成された第１の絶縁膜と、 前記第１の半導体層と前記第２の半導体層に囲まれた領
域の前記絶縁物層上に、前記囲まれた領域を埋め込むよ
うに形成された導電体膜と、 前記導電体膜の上面を被覆するように形成された第２の
絶縁膜と、 前記第２の半導体層に分離されて形成された第１導電型
のソース領域およびドレイン領域と、 前記ソース領域と前記ドレイン領域の間の前記第２の半
導体層に形成された第１導電型と異なる第２導電型のチ
ャネル領域と、 前記チャネル領域上に形成されたゲート電極と、 を備えていることを特徴とする半導体装置。 - 【請求項４】絶縁物層上にシリコン層が形成されたＳＯ
Ｉ基板上の該シリコン層上にマスク層を形成する工程
と、 前記マスク層および前記シリコン層をパターニングする
ことにより環状の領域およびこの環状の領域内部に前記
環状の領域と分離された島状の領域を形成する工程と、 前記環状の領域の前記シリコン層の側面および前記島状
の領域の前記シリコン層の側面に各々第１の絶縁膜を形
成する工程と、 前記環状の領域と前記島状の領域に囲まれた領域の前記
絶縁物層上に導電体膜を埋め込む工程と、 前記導電体膜を被覆するように第２の絶縁膜を形成する
工程と、 を備えていることを特徴とする半導体装置の製造方法。 - 【請求項５】基板上に形成された第１の絶縁物層と、 前記第１の絶縁物層上に形成された島状の第１の導電体
層と、 前記第１の導電体層上に第２の絶縁物層を介して形成さ
れた環状の第１の半導体層と、 前記第１の半導体層の内側の前記第１の導電体層上に前
記第２の絶縁物層を介して前記第１の半導体層と分離さ
れて形成された島状の第２の半導体層と、 前記第１の導電体層の側面に形成された第１の絶縁膜
と、 前記第１および第２の半導体層の各側面に形成された第
２の絶縁膜と、 前記第１の半導体層と前記第２の半導体層に囲まれた領
域の前記第１の導電体層上に、この第１の導電体層と電
気的に接続しかつ前記囲まれた領域を埋め込むように形
成された第２の導電体層と、 前記第２の導電体層の上面を被覆するように形成された
第３の絶縁膜と、 前記第２の半導体層に分離されて形成された第１導電型
のソース領域およびドレイン領域と、 前記ソース領域と前記ドレイン領域の間の前記第２の半
導体層に形成された第１の導電型と異なる第２の導電型
のチャネル領域と、 前記チャネル領域上に形成されたゲート電極と、 を備えていることを特徴とする半導体装置。 - 【請求項６】基板上に第１の絶縁物層、第１の導電体
層、第２の絶縁物層および半導体層が順次形成された基
板の前記半導体層上にマスク層を形成する工程と、 前記マスク層、前記半導体層、第２の絶縁物層をパター
ニングすることにより環状の領域及びこの環状の領域の
内部に前記環状の領域と分離された島状の領域を形成す
る工程と、 前記環状の領域の前記半導体層の側面および前記島状の
領域の前記半導体層の側面に各々第１の絶縁膜を形成す
る工程と、 前記環状の領域と前記島状の領域に囲まれた領域の前記
第１の導電体層上に、前記第１の導電体層と電気的に接
続するように前記囲まれた領域を第２の導電体層で埋め
込む工程と、 前記第２の導電体層を被覆するように第２の絶縁膜を形
成する工程と、 を備えていることを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29130996A JPH1093101A (ja) | 1996-09-13 | 1996-09-13 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29130996A JPH1093101A (ja) | 1996-09-13 | 1996-09-13 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1093101A true JPH1093101A (ja) | 1998-04-10 |
Family
ID=17767238
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29130996A Abandoned JPH1093101A (ja) | 1996-09-13 | 1996-09-13 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1093101A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002208703A (ja) * | 2001-01-09 | 2002-07-26 | Sony Corp | 半導体装置の製造方法及び半導体装置 |
| JP2003046088A (ja) * | 2001-07-31 | 2003-02-14 | Sony Corp | 半導体装置及びその製造方法 |
| US7456033B2 (en) | 2004-02-25 | 2008-11-25 | Oki Electric Industry Co., Ltd. | Method of evaluating semiconductor device |
| US7790568B2 (en) | 2006-08-29 | 2010-09-07 | Oki Semiconductor Co., Ltd. | Method for fabricating semiconductor device |
-
1996
- 1996-09-13 JP JP29130996A patent/JPH1093101A/ja not_active Abandoned
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002208703A (ja) * | 2001-01-09 | 2002-07-26 | Sony Corp | 半導体装置の製造方法及び半導体装置 |
| JP2003046088A (ja) * | 2001-07-31 | 2003-02-14 | Sony Corp | 半導体装置及びその製造方法 |
| US7456033B2 (en) | 2004-02-25 | 2008-11-25 | Oki Electric Industry Co., Ltd. | Method of evaluating semiconductor device |
| US7790568B2 (en) | 2006-08-29 | 2010-09-07 | Oki Semiconductor Co., Ltd. | Method for fabricating semiconductor device |
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