JPH10293730A - データ書き込み方法、データ読み出し方法、及び、データ格納メモリ回路 - Google Patents

Abstract

(57)【要約】 【課題】ＦＩＦＯ形式のメモリ回路に対してデータ長が
決まったデータの書き込み及び読み出しが異常かどうか
検出できるようにする。 【解決手段】データ長が決まった各データ２９はループ
設定回路３４によりカウントアップ値が設定されたライ
ト及びリードポインタ３２，３３のアドレスに従ってバ
ッファメモリ３１にそれぞれ書き込み／読み出される。
正常に書き込まれた時には、複数個存在する特定のアド
レスのいずれかでその書き込みが完了する。第１の検出
回路３７はライトポインタ３２のアドレスが特定アドレ
スでなかったときには書き込み異常と判断する。又、正
常に読み出された時には、複数個の特定のアドレスのい
ずれかで読み出しが完了する。第１の検出回路３７はリ
ードポインタ３３のアドレスが特定アドレスでなかった
ときには読み出し異常と判断する。異常と判断されたと
き、アドレス変更回路４１はライト又はリードポインタ
のアドレスを特定アドレスに書き替える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＦＩＦＯ（First
In First Out）形式のデータ格納メモリ回路に関するも
のである。

【０００２】近年、マルチメディアに対応して例えばパ
ソコンに対してオーディオ・ビデオ機器、デジタルカメ
ラ等の多数の周辺装置が接続できることが求められてい
る。パソコンと各周辺装置との間、又は、各周辺装置間
とでデータ転送において精度の高い転送データが望まれ
ている。そして、連続したデータ自体の誤り訂正機能は
符号（ＣＲＣ）を挿入するなどの対策によって対応が可
能になる。そのため、符号を生成する前段階での連続し
たデータの受信処理は、その処理回路に正しくデータが
転送される必要がある。

【０００３】

【従来の技術】従来、デジタルデータの転送の１つとし
て、例えばＩＥＥＥ１３９４という規格がある。このＩ
ＥＥＥ１３９４には、一定間隔の時間で予め定められた
データ量（バイト長）の転送データ（パケット）を連続
して転送するアイソクロナス転送がある。

【０００４】このアイソクロナス転送方式において、一
定の間隔で予め定められたデータ量の転送データ（パケ
ット）を装置間で送受信を行う。この時、転送データを
入力する装置、又は、転送データを出力する装置は、そ
の入出力インタフェースに合わせて転送データを転送す
るわではなく、装置内に設けたＭＰＵがＩＥＥＥ１３９
４のバスプロトコルに従って実行処理する。従って、そ
の実行処理に要する時間、転送データ（パケット）を一
時的に保持しておく必要があることから、装置内にはそ
のためのデータ格納メモリ回路が備えられている。

【０００５】このデータ格納メモリ回路は、ＦＩＦＯ
（First In First Out）形式のデータバッファメモリ回
路である。このＦＩＦＯ形式のメモリ回路は、ライトポ
インタ及びリードポインタを備えている。そして、ライ
トポインタは、その値がバッファメモリの書き込みアド
レスに使用される。リードポインタは、その値がバッフ
ァメモリの読み出しアドレスに使用される。又、両ポイ
ンタの値は、バッファメモリがデータを保持している状
態（ＦＵＬＬ／ＥＭＰＴＹ）を判断する場合に使用され
ている。

【０００６】そして、このＦＩＦＯ形式のメモリ回路
は、例えば、他装置からアイソクロナス転送された転送
データがプロトコルコントローラを介して書き込まれ
る。メモリ回路に入力される転送データ（パケット）
は、ヘッダ部分が除かれたデータ（アイソクロナス・デ
ータ）であって、該アイソクロナス・データのデータ長
は常に一定である。例えば、アイソクロナス・データの
データ長が２５０バイトであると、該２５０バイト長の
データが１バイトごとライト用イネーブル信号に応答し
て書き込まれる。従って、２５０個のライト用イネーブ
ル信号が出力されると、２５０バイト長のアイソクロナ
ス・データがメモリ回路に書き込まれることになる。詳
述すると、ライト用ネーブル信号が出力される毎にライ
トポインタが「１」づつインクリメントされるととも
に、そのインクリメントされたライトポインタが示す値
のアドレスに１バイトのデータが書き込まれる。２５０
バイト長のアイソクロナス・データが書き込まれると、
ライトポインタは次のパケットのアイソクロナス・デー
タの書き込みを待つ。

【０００７】メモリ回路からの１つのパケットのアイソ
クロナス・データを読み出す場合も同様に行われる。２
５０バイト長のデータが１バイトごとリード用ネーブル
信号に応答して読み出される。従って、２５０個のリー
ド用ネーブル信号が出力されると、２５０バイト長のア
イソクロナス・データがメモリ回路が読み出されること
になる。詳述すると、リード用ネーブル信号が出力され
る毎にリードポインタが「１」づつインクリメントされ
るとともに、そのインクリメントされたリードポインタ
が示す値のアドレスから１バイトのデータが読み出され
る。２５０バイト長のアイソクロナス・データが読み出
されると、リードポインタは次のパケットのアイソクロ
ナス・データの読み出しを待つ。

【０００８】

【発明が解決しようとする課題】ところで、２５０バイ
ト長のパケットのアイソクロナス・ データを書き込んで
いる最中に、ライト用ネーブル信号にノイズが発生する
場合がある。このノイズにより、ライトポインタがイン
クリメントされて、同じ内容の１バイトのデータがバッ
ファメモリに書き込まれる。その結果、２５０バイト長
のアイソクロナス・データが書き込まれるはずが、２５
０バイト長を超える余分なデータを含むアイソクロナス
・データが書き込まれる。そして、該アイソクロナス・
データが１バイトづつ順に読み出されると、２５０バイ
ト長を超えるデータは、後続のパケットのアイソクロナ
ス・データとして処理され以後のパケットのアイソクロ
ナス・データとして読み出されるといった異常データ転
送が生じる。

【０００９】反対に、何らかの原因でノイズが発生して
ライト用ネーブル信号が消失した場合には、２５０バイ
ト長のアイソクロナス・データが書き込まれるはずが、
２５０バイト未満のバイト長、即ちデータが不足したア
イソクロナス・データが書き込まれる。そして、該アイ
ソクロナス・データが１バイトづつ順に読み出されると
き、該アイソクロナス・データが２５０バイト未満の不
足したデータであることから、後続のパケットのアイソ
クロナス・データの一部が先のパケットのアイソクロナ
ス・データの一部として読み出されてしまうといった異
常データ転送が生じる。

【００１０】同様に、アイソクロナス・データを読み出
している最中に、リード用ネーブル信号にノイズがの
り、このノイズによりリードポインタがインクリメント
されて新たなアドレスから１バイトのデータがバッファ
メモリから読み出される。その結果、２５０バイト長の
アイソクロナス・データが読み出されるはずが、２５０
バイト長を超えるバイト長のアイソクロナス・データが
読み出されるといった問題が生じる。即ち、後続のパケ
ットのアイソクロナス・データの一部が先のパケットの
アイソクロナス・データの一部として読み出されてしま
うといった異常データ転送が生じる。

【００１１】反対に、何らの原因でノイズが発生してリ
ード用ネーブル信号が消失した場合には、２５０バイト
長のアイソクロナス・データが読み出されるはずが、２
５０バイト未満のバイト長の不足したアイソクロナス・
データが読み出されとともに、該アイソクロナス・デー
タの一部が読み出されないといった問題が生ずる。そし
て、読み出されなかった該パケットのアイソクロナス・
データの一部は後続のパケットのアイソクロナス・デー
タとして処理され後続のパケットのアイソクロナス・デ
ータの一部として読み出されるといった異常データ転送
が生じる。

【００１２】本発明の第１の目的は、データ長が決まっ
た転送データが複数回に分けて順にメモリに書き込んだ
とき、その転送データが正常に書き込まれなかった場
合、その後に書き込まれる転送データを正しい位置に書
き込むことができるデータ書き込み方法及びデータ格納
メモリ回路を提供することにある。

【００１３】本発明の第２の目的は、データ長が決まっ
た転送データが複数回に分けて順にメモリから読み出し
たとき、その転送データが正常に読み出されなかった場
合、後続の転送データを正しい位置から読み出すことが
できるデータ読み出し方法及びデータ格納メモリ回路を
提供することにある。

【００１４】本発明の第３の目的は、データ長が決まっ
た転送データを複数回に分けて順にメモリに書き込んだ
とき、その転送データが正常に書き込まれたかどうかを
検出することができるデータ格納メモリ回路を提供する
ことにある。

【００１５】本発明の第４の目的は、データ長が決まっ
た転送データが複数回に分けて順にメモリから読み出し
たとき、その転送データが正常に読み出されたかどうか
を検出することができるデータ格納メモリ回路を提供す
ることにある。

【００１６】本発明の第５の目的は、データ長が決まっ
た転送データが複数回に分けて順に書き込み及び読み出
しが行われるデータ格納メモリ回路において、その転送
データの書き込み及び読み出しが正常に行われたかどう
か検出し、正常に行われなかった時には後に書き込まれ
る転送データを正しい位置に書き込むことができ又は次
に読み出される転送データを正しい位置から読み出すこ
とができるデータ格納メモリ回路を提供することにあ
る。

【００１７】

【課題を解決するための手段】請求項１に記載の発明
は、データ長が決まったデータをライト用イネーブル信
号に応答して予め定められた複数回の書き込み回数に分
けてそのライト用イネーブル信号に応答してシフトされ
るライトポインタが指定するバッファメモリの書き込み
アドレスに書き込むようにしたデータ書き込み方法にお
いて、前記ライトポインタのカウントアップ値を前記デ
ータ長の整数倍であって前記バッファメモリの記憶容量
を超さない複数個の中の最大の値をカウントアップ値と
してそのライトポインタをリセット動作させ、前記書き
込み回数に分けて順に書き込まれる前記データ長が決ま
ったデータの最後の書き込みが完了した時、その時の前
記ライトポインタの書き込みアドレスが前記カウントア
ップ値とデータ長とに基づいて求められた複数個の特定
アドレスのいずれにも該当しない時には、前記ライトポ
インタの書き込みアドレスを前記複数個の特定アドレス
の中からその時の示している書き込みアドレスに最も近
い特定アドレスに書き替えるようにした。

【００１８】請求項２に記載の発明は、データ長が決ま
ったデータをライト用イネーブル信号に応答して予め定
められた複数回の書き込み回数に分けてそのライト用イ
ネーブル信号に応答してシフトされるライトポインタが
指定するバッファメモリの書き込みアドレスに書き込む
ようにしたデータ書き込み方法において、前記ライトポ
インタのカウントアップ値を前記データ長の整数倍であ
って前記バッファメモリの記憶容量を超さない複数個の
中の最大の値をカウントアップ値としてライトポインタ
をリセット動作させるとともに、前記ライト用イネーブ
ル信号をカウントするライト用カウンタにて前記書き込
み回数をカウントさせ、前記書き込み回数に分けて順に
書き込まれる前記データ長が決まったデータの最後の書
き込みが完了した時、前記ライト用カウンタが前記書き
込み回数を示していない時には、前記ライトポインタの
書き込みアドレスを、前記カウントアップ値とデータ長
とに基づいて求められた複数個の特定アドレスの中から
その時の示している書き込みアドレスに最も近い特定ア
ドレスに書き替えるようにした。

【００１９】請求項３に記載の発明は、データ長が決ま
ったデータをリード用イネーブル信号に応答して予め定
められた複数回の読み出し回数に分けてそのリード用イ
ネーブル信号に応答してシフトされるリードポインタが
指定するバッファメモリの読み出しアドレスから読み出
すようにしたデータ読み出し方法において、前記リード
ポインタのカウントアップ値を前記データ長の整数倍で
あって前記バッファメモリの記憶容量を超さない複数個
の中の最大の値をカウントアップ値としてそのリードポ
インタをリセット動作させ、前記読み出し回数に分けて
順に読み出される前記データ長が決まったデータの最後
の読み出しみが完了した時、その時の前記リードポイン
タの読み出しアドレスが前記カウントアップ値とデータ
長とに基づいて求められた複数個の特定アドレスのいず
れにも該当しない時には、前記リードポインタの読み出
しアドレスを前記複数個の特定アドレスの中からその時
の示している読み出しアドレスに最も近い特定アドレス
に書き替えるようにした。

【００２０】請求項４に記載の発明は、データ長が決ま
ったデータをリード用イネーブル信号に応答して予め定
められた複数回の読み出し回数に分けてそのリード用イ
ネーブル信号に応答してシフトされるリードポインタが
指定するバッファメモリの読み出しアドレスから読み出
すようにしたデータ読み出し方法において、前記リード
ポインタのカウントアップ値を前記データ長の整数倍で
あって前記バッファメモリの記憶容量を超さない複数個
の中の最大の値をカウントアップ値としてそのリードポ
インタをリセット動作させるとともに、前記リード用イ
ネーブル信号をカウントするリード用カウンタにて前記
読み出し回数をカウントさせ、前記読み出し回数に分け
て順に読み出される前記データ長が決まったデータの最
後の読み出しが完了した時、前記リード用カウンタが前
記読み出し回数を示していない時には、前記リードポイ
ンタの読み出しアドレスを、前記カウントアップ値とデ
ータ長とに基づいて求めた複数個の特定アドレスの中か
らその時の示している読み出しアドレスに最も近い特定
アドレスに書き替えるようにした。

【００２１】請求項５に記載の発明は、データ長が決ま
ったデータが予め定められた複数回の書き込み回数に分
けて順に書き込まれるとともに予め定められた複数回の
読み出し回数に分けて順に読み出されるバッファメモリ
と、ライト用イネーブル信号に応答してバッファメモリ
の書き込みアドレスをシフトしながら指定するライトポ
インタと、リード用イネーブル信号に応答してバッファ
メモリの読み出しアドレスをシフトしながら指定するリ
ードポインタとからなるデータ格納メモリ回路におい
て、前記ライトポインタのカウントアップ値を前記デー
タ長の整数倍であって前記バッファメモリの記憶容量を
超さない複数個の値の中の最大の値をカウントアップ値
として指定するポインタループ設定回路と、前記書き込
み回数に分けて順に書き込まれる前記データ長が決まっ
たデータの最後の書き込みが完了した時、その時のライ
トポインタの書き込みアドレスが前記カウントアップ値
とデータ長とに基づいて求められた複数個の特定アドレ
スのいずれにも該当しない時、書き込み異常と判断する
ライト用検出回路を備えた。

【００２２】請求項６に記載の発明は、データ長が決ま
ったデータが予め定められた複数回の書き込み回数に分
けて順に書き込まれるとともに予め定められた複数回の
読み出し回数に分けて順に読み出されるバッファメモリ
と、ライト用イネーブル信号に応答してバッファメモリ
の書き込みアドレスをシフトしながら指定するライトポ
インタと、リード用イネーブル信号に応答してバッファ
メモリの読み出しアドレスをシフトしながら指定するリ
ードポインタとからなるデータ格納メモリ回路におい
て、前記リードポインタのカウントアップ値を前記デー
タ長の整数倍であって前記バッファメモリの記憶容量を
超さない複数個の値の中の最大の値をカウントアップ値
として指定するポインタループ設定回路と、前記読み出
し回数に分けて順に読み出される前記データ長が決まっ
たデータの最後の読み出しが完了した時、その時のリー
ドポインタの読み出しアドレスが前記カウントアップ値
とデータ長とに基づいて求められた複数個の特定アドレ
スのいずれにも該当しない時、読み出し異常と判断する
リード用検出回路とを備えた。

【００２３】請求項７に記載の発明は、データ長が決ま
ったデータが予め定められた複数回の書き込み回数に分
けて順に書き込まれるとともに予め定められた複数回の
読み出し回数に分けて順に読み出されるバッファメモリ
と、ライト用イネーブル信号に応答してバッファメモリ
の書き込みアドレスをシフトしながら指定するライトポ
インタと、リード用イネーブル信号に応答してバッファ
メモリの読み出しアドレスをシフトしながら指定するリ
ードポインタとからなるデータ格納メモリ回路におい
て、前記ライトポインタ及びリードポインタのカウント
アップ値を前記データ長の整数倍であって前記バッファ
メモリの記憶容量を超さない複数個の値の中の最大の値
をカウントアップ値として指定するポインタループ設定
回路と、前記複数回に分けて順に書き込まれる前記デー
タ長が決まったデータの最後の書き込みが完了した時、
その時のライトポインタの書き込みアドレスが前記カウ
ントアップ値とデータ長とに基づいて求められた複数個
の特定アドレスのいずれにも該当しない時、書き込み異
常と判断するライト用検出回路と、前記読み出し回数に
分けて順に読み出される前記データ長が決まったデータ
の最後の読み出しが完了した時、その時のリードポイン
タの読み出しアドレスが前記カウントアップ値とデータ
長とに基づいて求められた複数個の特定アドレスのいず
れにも該当しない時、読み出し異常と判断するリード用
検出回路と、前記ライト用検出回路が書き込み異常と判
断した時、前記ライトポインタの書き込みアドレスを前
記複数個の特定アドレスの中からその時の示している書
き込みアドレスに最も近い特定アドレスに書き替えるラ
イト用アドレス変更回路と、前記リード用検出回路が読
み出し異常と判断した時、前記リードポインタの読み出
しアドレスを前記複数個の特定アドレスの中からその時
の示している書き込みアドレスに最も近い特定アドレス
に書き替えるリード用アドレス変更回路とを備えた。

【００２４】請求項８に記載の発明は、請求項５に記載
のデータ格納メモリ回路において、前記ライト用検出回
路が書き込み異常と判断した時、前記ライトポインタの
書き込みアドレスを前記複数個の特定アドレスの中から
その時の示している書き込みアドレスに最も近い特定ア
ドレスに書き替えるライト用アドレス変更回路を備え
た。

【００２５】請求項９に記載の発明は、請求項６に記載
のデータ格納メモリ回路において、前記リード用検出回
路が読み出し異常と判断した時、前記リードポインタの
読み出しアドレスを前記複数個の特定アドレスの中から
その時の示している読み出しアドレスに最も近い特定ア
ドレスに書き替えるリード用アドレス変更回路を備え
た。

【００２６】請求項１０に記載の発明は、データ長が決
まったデータが予め定められた複数回の書き込み回数に
分けて順に書き込まれるとともに予め定められた複数回
の読み出し回数に分けて順に読み出されるバッファメモ
リと、ライト用イネーブル信号に応答してバッファメモ
リの書き込みアドレスをシフトしながら指定するライト
ポインタと、リード用イネーブル信号に応答してバッフ
ァメモリの読み出しアドレスをシフトしながら指定する
リードポインタとからなるデータ格納メモリ回路におい
て、前記ライト用イネーブル信号に応答して前記書き込
み回数をカウントするライト用カウンタと、前記書き込
み回数に分けて順に書き込まれる前記データ長が決まっ
たデータの最後の書き込みが完了した時、前記ライト用
カウンタが前記書き込み回数を示していない時、前記デ
ータの書き込み異常と判断する第２のライト用検出回路
とを備えた。

【００２７】請求項１１に記載の発明は、データ長が決
まったデータが予め定められた複数回の書き込み回数に
分けて順に書き込まれるとともに予め定められた複数回
の読み出し回数に分けて順に読み出されるバッファメモ
リと、ライト用イネーブル信号に応答してバッファメモ
リの書き込みアドレスをシフトしながら指定するライト
ポインタと、リード用イネーブル信号に応答してバッフ
ァメモリの読み出しアドレスをシフトしながら指定する
リードポインタとからなるデータ格納メモリ回路におい
て、前記リード用イネーブル信号に応答して前記読み出
し回数をカウントするリード用カウンタと、前記読み出
し回数に分けて順に読み出される前記データ長が決まっ
たデータの最後の読み出しが完了した時、前記リード用
カウンタが前記読み出し回数を示していない時、前記デ
ータの読み出し異常と判断する第２のリード用検出回路
とを備えた。

【００２８】請求項１２に記載の発明は、データ長が決
まったデータが予め定められた複数回の書き込み回数に
分けて順に書き込まれるとともに予め定められた複数回
の読み出し回数に分けて順に読み出されるバッファメモ
リと、ライト用イネーブル信号に応答してバッファメモ
リの書き込みアドレスをシフトしながら指定するライト
ポインタと、リード用イネーブル信号に応答してバッフ
ァメモリの読み出しアドレスをシフトしながら指定する
リードポインタとからなるデータ格納メモリ回路におい
て、前記ライトポインタ及びリードポインタのカウント
アップ値を前記データ長の整数倍であって前記バッファ
メモリの記憶容量を超さない複数個の値の中の最大の値
をカウントアップ値として指定するポインタループ設定
回路と、前記ライト用イネーブル信号に応答して前記書
き込み回数をカウントするライト用カウンタと、前記リ
ード用イネーブル信号に応答して前記読み出し回数をカ
ウントするリード用カウンタと、前記書き込み回数に分
けて順に書き込まれる前記データ長が決まったデータの
最後の書き込みが完了した時、前記書き込み回数をカウ
ントするライト用カウンタが前記書き込み回数を示して
いない時、前記データの書き込み異常と判断する第２の
ライト用検出回路と、前記読み出し回数に分けて順に読
み出される前記データ長が決まったデータの最後の読み
出しが完了した時、前記読み出し回数をカウントするリ
ード用カウンタが前記読み出し回数を示していない時、
前記データの読み出し異常と判断する第２のリード用検
出回路と、前記第２のライト用検出回路が書き込み異常
と判断した時、前記ライトポインタの書き込みアドレス
を前記カウントアップ値とデータ長とに基づいて求めら
れた複数個の特定アドレスの中からその時の示している
書き込みアドレスに最も近い特定アドレスに書き替える
ライト用アドレス変更回路と、前記第２のリード用検出
回路が読み出し異常と判断した時、前記リードポインタ
の読み出しアドレスを前記カウントアップ値とデータ長
とに基づいて求められた複数個の特定アドレスの中から
その時の示している読み出しアドレスに最も近い特定ア
ドレスに書き替えるリード用アドレス変更回路とを備え
た。請求項１３に記載の発明は、請求項１０に記載のデ
ータ格納メモリ回路において、前記第２のライト用検出
回路が書き込み異常と判断した時、前記ライトポインタ
の書き込みアドレスを前記カウントアップ値とデータ長
とに基づいて求められた複数個の特定アドレスの中から
その時の示している書き込みアドレスに最も近い特定ア
ドレスに書き替えるライト用アドレス変更回路を備え
た。

【００２９】請求項１４に記載の発明は、請求項１１に
記載のデータ格納メモリ回路において、前記第２のリー
ド用検出回路が読み出し異常と判断した時、前記リード
ポインタの読み出しアドレスを前記カウントアップ値と
データ長とに基づいて求められた複数個の特定アドレス
の中からその時の示している読み出しアドレスに最も近
い特定アドレスに書き替えるリード用アドレス変更回路
を備えた。

【００３０】請求項１５に記載の発明は、データ長が決
まったデータが予め定められた複数回の書き込み回数に
分けて順に書き込まれるとともに予め定められた複数回
の読み出し回数に分けて順に読み出されるバッファメモ
リと、ライト用イネーブル信号に応答してバッファメモ
リの書き込みアドレスをシフトしながら指定するライト
ポインタと、リード用イネーブル信号に応答してバッフ
ァメモリの読み出しアドレスをシフトしながら指定する
リードポインタとからなるデータ格納メモリ回路におい
て、前記ライトポインタ及びリードポインタのカウント
アップ値を前記データ長の整数倍であって前記バッファ
メモリの記憶容量を超さない複数個の値の中の最大の値
をカウントアップ値として指定するポインタループ設定
回路と、前記複数回に分けて順に書き込まれる前記デー
タ長が決まったデータの最後の書き込みが完了した時、
その時のライトポインタの書き込みアドレスが前記カウ
ントアップ値とデータ長とに基づいて求められた複数個
の特定アドレスのいずれにも該当しない時、書き込み異
常と判断するライト用検出回路と、前記読み出し回数に
分けて順に読み出される前記データ長が決まったデータ
の最後の読み出しが完了した時、その時のリードポイン
タの読み出しアドレスが前記カウントアップ値とデータ
長とに基づいて求められた複数個の特定アドレスのいず
れにも該当しない時、読み出し異常と判断するリード用
検出回路と、前記ライト用イネーブル信号に応答して前
記書き込み回数をカウントするライト用カウンタと、前
記リード用イネーブル信号に応答して前記読み出し回数
をカウントするリード用カウンタと、前記書き込み回数
に分けて順に読み出される前記データ長が決まったデー
タの最後の書き込みが完了した時、前記ライト用カウン
タが前記書き込み回数を示していない時、前記データの
書き込み異常と判断する第２のライト用検出回路と、前
記読み出し回数に分けて順に読み出される前記データ長
が決まったデータの最後の読み出しが完了した時、前記
読み出し回数をカウントするリード用カウンタが前記読
み出し回数を示していない時、前記データの読み出し異
常と判断する第２のリード用検出回路と、前記ライト用
検出回路又は第２のライト用検出回路が読み出し異常と
判断した時、前記ライトポインタの書き込みアドレスを
前記カウントアップ値とデータ長とに基づいて求められ
た複数個の特定アドレスの中からその時の示している読
み出しアドレスに最も近い特定アドレスに書き替えるラ
イト用アドレス変更回路と、前記リード用検出回路又は
第２のリード用検出回路が読み出し異常と判断した時、
前記リードポインタの読み出しアドレスを前記カウント
アップ値とデータ長とに基づいて求められた複数個の特
定アドレスの中からその時の示している読み出しアドレ
スに最も近い特定アドレスに書き替えるリード用アドレ
ス変更回路とを備えた。

【００３１】（作用）請求項１の発明によれば、バッフ
ァメモリはカウントアップ値によってその記憶容量が決
まる。この時、そのライトポインタのカウントアップ値
を、データ長の整数倍であってバッファメモリの記憶容
量を超さない複数個の中の最大の値をカウントアップ値
としたことから、データ長が決まった各データは、ライ
トポインタの書き込みアドレスに従ってバッファメモリ
に書き込まれる場合、正常に書き込まれた時には、デー
タ長の整数倍でかつ前記カウントアップ値以下の複数個
存在する特定のアドレスのいずれかでその書き込みが完
了する。その結果、書き込みが異常の場合には、該特定
のアドレスから外れたアドレスで書き込みが完了する。
そして、書き込み異常が生じたとき、ライトポインタの
書き込みアドレスを複数個の特定アドレスの中からその
時の示している書き込みアドレスに最も近い特定アドレ
スに書き替えるようにしたので、次に書き込まれる後続
のデータが正常な位置から書き込まれ、該後続のデータ
は特定の書き込みアドレスでその書き込みが完了する。

【００３２】請求項２の発明によれば、データ長が決ま
ったデータは正常に書き込まれる際にはライト用イネー
ブル信号に応答して予め定められた書き込み回数で書き
込みを完了する。従って、データ長が決まったデータの
最後の書き込みが完了した時、ライト用カウンタがその
書き込み回数を示していない時には、異常書き込みとな
る。そして、書き込み異常が生じたとき、ライトポイン
タの書き込みアドレスを複数個の特定アドレスの中から
その時の示している書き込みアドレスに最も近い特定ア
ドレスに書き替えるようにしたので、次に書き込まれる
後続のデータが正常な位置から書き込まれ、該後続のデ
ータは特定の書き込みアドレスでその書き込みが完了す
る。

【００３３】請求項３の発明によれば、リードポインタ
のカウントアップ値を、データ長の整数倍であってバッ
ファメモリの記憶容量を超さない複数個の中の最大の値
をカウントアップ値としたことから、データ長が決まっ
た各データは、リードポインタの読み出しアドレスに従
ってバッファメモリから読み出される場合、正常に読み
出された時には、データ長の整数倍でかつ前記カウント
アップ値以下の複数個存在する特定のアドレスのいずれ
かでその読み出しが完了する。その結果、読み出しが異
常の場合には、該特定のアドレスから外れたアドレスで
読み出しが完了することになる。そして、読み出し異常
が生じたとき、リードポインタの読み出しアドレスを複
数個の特定アドレスの中からその時の示している読み出
しアドレスに最も近い特定アドレスに書き替えるように
したので、次に読み出される後続のデータが正常な位置
から読み出され、該後続のデータは特定の読み出しアド
レスでその読み出しが完了する。

【００３４】請求項４の発明によれば、データ長が決ま
ったデータは正常に読み出される際にはリード用イネー
ブル信号に応答して予め定められた読み出し回数で読み
出しを完了する。従って、データ長が決まったデータの
最後の読み出しが完了した時、リード用カウンタがその
読み出し回数を示していない時には、異常読み出しとな
る。そして、読み出し異常が生じたとき、リードポイン
タの読み出しアドレスを複数個の特定アドレスの中から
その時の示している読み出しアドレスに最も近い特定ア
ドレスに書き替えるようにしたので、次に読み出される
後続のデータが正常な位置から読み出され、該後続のデ
ータは特定の読み出しアドレスでその書き込みが完了す
る。

【００３５】請求項５の発明によれば、ポインタループ
設定回路によりライトポインタのカウントアップ値を、
データ長の整数倍であってバッファメモリの記憶容量を
超さない複数個の中の最大の値をカウントアップ値とし
たことから、データ長が決まった各データはライトポイ
ンタの書き込みアドレスに従ってバッファメモリに書き
込まれる場合、正常に書き込まれた時には、データ長の
整数倍でかつ前記カウントアップ値以下の複数個存在す
る特定のアドレスのいずれかでその書き込みが完了する
ことになる。従って、ライト用検出回路は、データの書
き込みが完了した時にライトポインタのその時の書き込
みアドレスをみて、特定アドレスを示さなかったときに
は書き込み異常と判断することができる。

【００３６】請求項６の発明によれば、ポインタループ
設定回路によりリードポインタのカウントアップ値を、
データ長の整数倍であってバッファメモリの記憶容量を
超さない複数個の中の最大の値をカウントアップ値とし
たことから、データ長が決まった各データはリードポイ
ンタの読み出しアドレスに従ってバッファメモリから読
み出される場合、正常に読み出された時には、データ長
の整数倍でかつ前記カウントアップ値以下の複数個存在
する特定のアドレスのいずれかでその読み出しが完了す
ることになる。従って、リード用検出回路は、データの
読み出しが完了した時にリードポインタのその時の読み
出しアドレスをみて、特定アドレスを示さなかったとき
には読み出し異常と判断することができる。

【００３７】請求項７の発明によれば、請求項５及び６
に記載した発明の作用に加えて、ライト用検出回路が書
き込み異常と判断したとき、ライト用アドレス変更回路
はライトポインタの書き込みアドレスを複数個の特定ア
ドレスの中からその時の示している書き込みアドレスに
最も近い特定アドレスに書き替えるようにした。その結
果、次に書き込まれる後続のデータが正常な位置から書
き込まれ該後続のデータは特定の書き込みアドレスでそ
の書き込みが完了することになる。又、リード用検出回
路が読み出し異常と判断したとき、リード用アドレス変
更回路はリードポインタの読み出しアドレスを複数個の
特定アドレスの中からその時の示している読み出しアド
レスに最も近い特定アドレスに書き替えるようにした。
その結果、次に読み出される後続のデータが正常な位置
から読み出され、該後続のデータは特定の読み出しアド
レスでその書き込みが完了することになる。

【００３８】請求項８の発明によれば、請求項５に記載
した発明の作用に加えて、ライト用検出回路が書き込み
異常と判断したとき、ライト用アドレス変更回路はライ
トポインタの書き込みアドレスを複数個の特定アドレス
の中からその時の示している書き込みアドレスに最も近
い特定アドレスに書き替えるようにした。その結果、次
に書き込まれる後続のデータが正常な位置から書き込ま
れ、該後続のデータは特定の書き込みアドレスでその書
き込みが完了することになる。

【００３９】請求項９の発明によれば、請求項６に記載
した発明の作用に加えて、リード用検出回路が読み出し
異常と判断したとき、リード用アドレス変更回路はリー
ドポインタの読み出しアドレスを複数個の特定アドレス
の中からその時の示している読み出しアドレスに最も近
い特定アドレスに書き替えるようにした。その結果、次
に読み出される後続のデータが正常な位置から読み出さ
れ、該後続のデータは特定の読み出しアドレスでその書
き込みが完了することになる。

【００４０】請求項１０の発明によれば、データ長が決
まったデータの最後の書き込みが完了した時、正常に書
き込みが行われた時にはライト用カウンタはその書き込
み回数を示す。第２のライト用検出回路は、データ長が
決まったデータの最後の書き込みが完了した時、前記ラ
イト用カウンタが前記書き込み回数を示していない時、
書き込み異常が生じたと判断することができる。

【００４１】請求項１１の発明によれば、データ長が決
まったデータの最後の読み出しが完了した時、正常に読
み出しが行われた時にはリード用カウンタはその読み出
し回数を示す。第２のリード用検出回路は、データ長が
決まったデータの最後の読み出しが完了した時、前記リ
ード用カウンタが前記読み出し回数を示していない時、
読み出し異常が生じたと判断することができる。

【００４２】請求項１２の発明によれば、請求項１０及
び１１に記載の発明の作用に加えて、第２のライト用検
出回路が書き込み異常と判断したとき、ライト用アドレ
ス変更回路はライトポインタの書き込みアドレスを複数
個の特定アドレスの中からその時の示している書き込み
アドレスに最も近い特定アドレスに書き替えるようにし
た。その結果、次に書き込まれる後続のデータが正常な
位置から書き込まれ、該後続のデータは特定の書き込み
アドレスでその書き込みが完了することになる。又、第
２のリード用検出回路が読み出し異常と判断したとき、
リード用アドレス変更回路はリードポインタの読み出し
アドレスを複数個の特定アドレスの中からその時の示し
ている読み出しアドレスに最も近い特定アドレスに書き
替えるようにした。その結果、次に読み出される後続の
データが正常な位置から読み出され、該後続のデータは
特定の読み出しアドレスでその書き込みが完了すること
になる。

【００４３】請求項１３の発明によれば、請求項１０に
記載の発明の作用に加えて、第２のライト用検出回路が
書き込み異常と判断したとき、ライト用アドレス変更回
路はライトポインタの書き込みアドレスを複数個の特定
アドレスの中からその時の示している書き込みアドレス
に最も近い特定アドレスに書き替えるようにした。その
結果、次に書き込まれる後続のデータが正常な位置から
書き込まれ、該後続のデータは特定の書き込みアドレス
でその書き込みが完了することになる。

【００４４】請求項１４の発明によれば、請求項１１に
記載の発明の作用に加えて、第２のリード用検出回路が
読み出し異常と判断したとき、リード用アドレス変更回
路はリードポインタの読み出しアドレスを複数個の特定
アドレスの中からその時の示している読み出しアドレス
に最も近い特定アドレスに書き替えるようにした。その
結果、次に読み出される後続のデータが正常な位置から
読み出され、該後続のデータは特定の読み出しアドレス
でその書き込みが完了することになる。

【００４５】請求項１５の発明によれば、請求項５，
６，１０及び１１に記載した発明の作用に加えて、ライ
ト用検出回路又は第２のライト用検出回路が書き込み異
常と判断したとき、ライト用アドレス変更回路はライト
ポインタの書き込みアドレスを複数個の特定アドレスの
中からその時の示している書き込みアドレスに最も近い
特定アドレスに書き替えるようにした。その結果、次に
書き込まれる後続のデータが正常な位置から書き込ま
れ、該後続のデータは特定の書き込みアドレスでその書
き込みが完了することになる。

【００４６】又、リード用検出回路又は第２のリード用
検出回路が読み出し異常と判断したとき、リード用アド
レス変更回路はリードポインタの読み出しアドレスを複
数個の特定アドレスの中からその時の示している読み出
しアドレスに最も近い特定アドレスに書き替えるように
した。その結果、次に読み出される後続のデータが正常
な位置から読み出され、該後続のデータは特定の読み出
しアドレスでその書き込みが完了することになる。

【００４７】

【発明の実施の形態】図３は、ＩＥＥＥ１３９４に準拠
したシステム構成を示す。パーソナルコンピュータ（以
下、パソコンという）１、周辺装置としてのデジタルＶ
ＴＲ２及び同じく周辺装置としてのカラーページプリン
タ３は、ＩＥＥＥ１３９４に準拠したバス４を介して互
いに接続されている。

【００４８】図２は、パソコン１に設けたＩＥＥＥ１３
９４に準拠したシステム構成を説明するためのブロック
回路を示す。パソコン１は、ＩＥＥＥ１３９４用プロト
コルコントローラ（以下、ＩＰＣという）１１、マイク
ロプロセッサユニット（以下、ＭＰＵという）１２及び
ＤＭＡ（Direct Memory Access）コントローラ（以下、
ＤＭＡＣという）１３を備えている。ＩＰＣ１１、ＭＰ
Ｕ１２及びＤＭＡＣ１３は、それぞれ１チップの半導体
集積回路装置（ＬＳＩ）にて形成されている。

【００４９】ＩＰＣ１１は、ＭＰＵ１２及びＤＭＡＣ１
３との間でデータの授受を行う。ＩＰＣ１１は、バス４
を介して前記デジタルＶＴＲ２及びカラーページプリン
タ３に備えられたＩＥＥＥ１３９４用プロトコルコント
ローラ（ＩＰＣ）と接続されている。

【００５０】ＩＰＣ１１は、プロトコル制御回路部２
１、送信用パケットデータ格納メモリ回路２２、受信用
パケットデータ格納メモリ回路２３、第１の入出力イン
タフェース２４、及び、第２の入出力インタフェース２
５を備えている。

【００５１】第１の入出力インタフェース２４は、バス
４を介してデジタルＶＴＲ２に接続され、プロトコル制
御回路部２１とデジタルＶＴＲ２のＩＰＣとの間でアイ
ソクロナス転送におけるパケット２７のやり取りを行
う。第２の入出力インタフェース２５は、バス４を介し
てカラーページプリンタ３に接続され、プロトコル制御
回路部２１とページプリンタ３のＩＰＣとの間でアイソ
クロナス転送におけるパケット２７のやり取りを行う。
パケット２７は、図４に示すようにヘッダ２８とアイソ
クロナス・データ２９とで構成されている。

【００５２】送信用パケットデータ格納メモリ回路２２
は、前記ＤＭＡＣ１３に接続されている。送信用パケッ
トデータ格納メモリ回路２２はそのＤＭＡＣ１３から出
力される送信のための転送データ（パケット２７）を入
力し一時保持する。送信用パケットデータ格納メモリ回
路２２はプロトコル制御回路部２１に接続されている。
そして、送信用パケットデータ格納メモリ回路２２は、
一時保持している転送データ（パケット２７）をプロト
コル制御回路部２１に出力する。

【００５３】受信用パケットデータ格納メモリ回路２３
は、前記プロトコル制御回路部２１に接続されている。
受信用パケットデータ格納メモリ回路２３はその制御回
路部２１から出力される受信のための転送データ（パケ
ット２７）を入力し一時保持する。受信用パケット格納
メモリ回路２３はＤＭＡＣ１３に接続されている。そし
て、受信用パケットデータ格納メモリ回路２３は、一時
保持している転送データ（パケット２７）をＤＭＡＣ１
３に出力する。

【００５４】プロトコル制御回路部２１は、第１及び第
２の入出力インタフェース２４，２５と接続されてい
る。プロトコル制御回路部２１は、第１の入出力インタ
フェース２４及びバス４を介して前記デジタルＶＴＲ２
のプロトコル制御回路部との間でアイソクロナス転送に
おける転送データ（パケット２７）のやり取りを行うと
ともに、その入力した転送データを第２の入出力インタ
フェース２５を介してカラーページプリンタ３に出力す
る。又、プロトコル制御回路部２１は、第２の入出力イ
ンタフェース２５及びバス４を介して前記カラーページ
プリンタ３のプロトコル制御回路部との間でアイソクロ
ナス転送における転送データ（パケット２７）のやり取
りを行うとともに、その入力した転送データを第１の入
出力インタフェース２４を介してデジタルＶＴＲ２に出
力する。

【００５５】プロトコル制御回路部２１は、ＭＰＵ１２
との間で制御データの授受を行い、インタフェース２
４，２５から入力した転送データが自装置（パソコン
１）のために転送された転送データかどうかを解析す
る。そして、自装置のための転送データであると解析す
ると、プロトコル制御回路部２１はＭＰＵ１２からの制
御データに基づいて受信用パケットデータ格納メモリ回
路２３を介してＤＭＡＣ１３に転送させるようになって
いる。

【００５６】又、プロトコル制御回路部２１は、ＭＰＵ
１２からの制御データに基づいて送信信用パケットデー
タ格納メモリ回路２２に記憶されているＤＭＡＣ１３か
ら出力される送信のための転送データ（パケット２７）
を入力する。そして、プロトコル制御回路部２１は、ヘ
ッダを付加して第１及び第２入出力インタフェース２
４，２５に出力するようになっている。

【００５７】次に、送信用パケットデータ格納メモリ回
路２２について説明する。説明の便宜上、転送データ
（パケット２７）の内、ヘッダ２８の付かないアイソク
ロナス・データ２９を一時保持する部分の回路構成につ
いて説明する。そして、本実施形態では、説明の便宜
上、該アイソクロナス・データ２９は決まった２５０バ
イトのバイト長とする。

【００５８】図１は、そのブロック回路を示す。図１に
おいて、送信用パケットデータ格納メモリ回路２２は、
バッファメモリ３１、ライトポインタ３２、リードポイ
ンタ３３、ポインタループ設定回路３４、ライト用カウ
ンタ３５、リード用カウンタ３６、ライト用及びリード
用検出回路としての第１の検出回路３７、第２のライト
用及びリード用検出回路としての第２の検出回路３８、
切れ目カウンタ３９、割込み信号生成回路４０、ライト
用及びリード用アドレス変更回路としてのアドレス変更
回路４１、及び、制御用レジスタ４２を備えている。

【００５９】バッファメモリ３１は、２ポートの読み出
し及び書き替え可能なメモリ（ＲＡＭ）よりなり、本実
施形態では説明の便宜上１０２４バイトのメモリ容量と
している。該バッファメモリ３１は前記ＤＭＡＣ１３か
ら順次出力される予め決まった２５０バイト長のアイソ
クロナス・データ２９が１バイトの単位で書き込まれ、
その書き込まれた２５０バイト長のアイソクロナス・デ
ータ２９が１バイトの単位で読み出される。従って、読
み出し及び書き込みアドレスは、それぞれ「０」〜「１
０２３」までの合計１０２４アドレスを有している。
又、２５０バイト長のアイソクロナス・データ２９の全
てを書き込むための書き込み回数は２５０回となる。同
様に、２５０バイト長のアイソクロナス・データ２９の
全てを読み出すための読み出し回数は２５０回となる。

【００６０】ライトポインタ３２は書き込みのためのア
ドレスカウンタであって、そのポインタ３２が示す値が
書き込みアドレスとなる。ライトポインタ３２は「０」
から「１０２３」の値がカウントできるポインタであ
る。ライトポインタ３２は、１バイトのデータを書き込
みするたび毎に前記ＭＰＵ１２から出力されるライト用
イネーブル信号ＷＥの数を加算する。従って、ライトポ
インタ３２は、ライト用イネーブル信号ＷＥが入力され
る毎に値（書き込みアドレス）が「１」づつインクリメ
ントされ、バッファメモリ３１のアドレスが１づつ上位
アドレスにシフトされる。そして、このＭＰＵ１２から
のライト用イネーブル信号ＷＥが出力される毎にＤＭＡ
Ｃ１３から２５０バイト長のアイソクロナス・データ２
９の内の１バイト分のアイソクロナス・データ２９がバ
ッファメモリ３１に出力され、この１バイト分のアイソ
クロナス・データ２９は、インクリメントされたライト
ポインタ３２の示すアドレスに書き込まれる。

【００６１】又、ライトポインタ３２の値がカウントア
ップ値、即ちこの場合は「１０２３」の時、次の新たな
ライト用イネーブル信号ＷＥが入力されると、ライトポ
インタ３２は、「０」の値にリセットされる。このライ
トポインタ３２は、「０」にリセットされる前の値、即
ちカウントアップ値を適宜変更することができるように
なっている。

【００６２】リードポインタ３３は読み出しのためのア
ドレスカウンタであって、そのポインタ３３が示す値が
読み出しアドレスとなる。リードポインタ３３は「０」
から「１０２３」の値がカウントできるカウンタであ
る。リードポインタ３３は、１バイトのデータを読み出
すたび毎にプロトコル制御回路部２１から出力されるリ
ード用イネーブル信号ＲＥの数を加算する。従って、リ
ードポインタ３３は、リード用イネーブル信号ＲＥが入
力される毎に値（読み出しアドレス）が「１」づつイン
クリメントされ、バッファメモリ３１のアドレスが１づ
つ上位アドレスにシフトされる。そして、リードポイン
タ３３の値が示すバッファメモリ３１のアドレスから１
バイト分のアイソクロナス・データ２９が前記プロトコ
ル制御回路部２１に出力される。

【００６３】又、リードポインタ３３の値がカウントア
ップ値、即ちこの場合は「１０２３」の時、次の新たな
リード用イネーブル信号ＲＥが入力されると、リードポ
インタ３３は、「０」の値にリセットされる。このリー
ドポインタ３３は、「０」にリセットされる前の値、即
ちカウントアップ値を適宜変更することができるように
なっている。

【００６４】又、ライトポインタ３２及びリードポイン
タ３３の内容は、前記ＭＰＵ１２に出力されるようにな
っていて、ＭＰＵ１２はバッファメモリ３１のフル状態
／エンプティ状態を把握してバッファメモリ３１へのア
イソクロナス・データ２９の書き込み及び読み出しを前
記プロトコル制御回路部２１を介して制御するようにな
っている。

【００６５】このように、ライトポインタ３２及びリー
ドポインタ３３の値に基づいてその書き込みアドレス及
び読み出しアドレスが１アドレスづつシフトされること
により、該バッファメモリ３１はＦＩＦＯ（First In F
irst Out）形式のデータバッファメモリとなる。

【００６６】ポインタループ設定回路３４は、ライトポ
インタ３２とリードポインタ３３に接続されている。ポ
インタループ設定回路３４は、ライトポインタ３２及び
リードポインタ３３の前記カウントアップ値を変更する
データを出力する。このカウントアップ値は、アイソク
ロナス・データ２９のバイト長の整数倍であって、前記
バッファメモリ３１のメモリ容量を超えない最大値に設
定している。このカウントアップ値の設定は、制御用レ
ジスタ４２に設定されたデータ長変更データに基づいて
行われる。

【００６７】本実施形態では、前記１つのパケット２７
におけるアイソクロナス・データ２９を説明の便宜上２
５０バイト長とした。又、１バイトの単位で書き込み及
び読み出しが行われるバッファメモリ３１のメモリ容量
を１０２４バイトとしている。そして、２５０バイト長
の整数場合であって、１０２４バイトを超えない値をカ
ウントアップ値とすることから、カウントアップ値は
「１０００（＝２５０×４＜１０２４）」となる。

【００６８】詳述すると、ライトポインタ３２及びリー
ドポインタ３３は、「０」を含むため、「０」から「９
９９」までのカウンタとなり、カウントアップ値は「９
９９」となる。従って、ライトポインタ３２は、値が
「９９９」の時、新たなライト用イネーブル信号ＷＥが
出力されると、「０」にリセットされる。同様に、リー
ドポインタ３３は、値が「９９９」の時、新たなリード
用イネーブル信号ＲＥが出力されると、「０」にリセッ
トされる。そして、再び「０」からカウント動作を行
う。

【００６９】従って、バッファメモリ３１には、最大４
個のパケット２７のアイソクロナス・データ２９が書き
込みが可能となる。そして、アドレスが「０」が最初の
書き込まれるアドレスとすると、常に１つのパケット２
７の２５０バイト長のアイソクロナス・データ２９が書
き込みを完了するアドレス（特定アドレス）は、「２４
９」、「４９９」、「７４９」又は「９９９」のいずれ
かのアドレスとなる。従って、これ以外のアドレスで１
つのパケット２７における２５０バイト長のアイソクロ
ナス・データ２９の書き込みが完了した時には、何らか
の原因で正常に書き込みが行われなかったことになる。

【００７０】又、常に１つのパケット２７の２５０バイ
ト長のアイソクロナス・データ２９が最後に読み出しを
完了する特定アドレスは、「２４９」、「４９９」、
「７４９」又は「９９９」のいずれかのアドレスとな
る。従って、これ以外のアドレスで１つのパケット２７
における２５０バイト長のアイソクロナス・データ２９
の読み出しが完了した時には、何らかの原因で正常に読
み出しが行われなかったことになる。

【００７１】第１の検出回路３７は、ライトポインタ３
２とリードポインタ３３と接続され、各ポインタ３２，
３３のその時々の値（アドレス）を入力する。第１の検
出回路３７は、前記ＭＰＵ１２からの入力データ切れ目
信号ＥＮ１及び出力データ切れ目信号ＥＮ２を入力す
る。入力データ切れ目信号ＥＮ１は、１つのパケット２
７における２５０バイトのアイソクロナス・データ２９
のバッファメモリ３１への出力が完了したことをＭＰＵ
１２が判断し出力する信号である。又、出力データ切れ
目信号ＥＮ２は、１つのパケット２７における２５０バ
イトのアイソクロナス・データ２９の読み出しが完了し
たことＭＰＵ１２が判断し出力する信号である。

【００７２】第１の検出回路３７は、入力データ切れ目
信号ＥＮ１に応答してその時のライトポインタ３２の値
（アドレス）が「２４９」、「４９９」、「７４９」又
は「９９９」のいずれかの特定アドレスとなるかどうか
判断する。そして、一致するアドレスがある場合には、
その書き込みが完了したパケット２７における２５０バ
イト長のアイソクロナス・データ２９は正常に書き込ま
れたと判定する。

【００７３】反対に、一致しない場合には、その書き込
みが完了したパケット２７における２５０バイト長のア
イソクロナス・データ２９は正常に書き込まれなかっ
た、即ち異常書き込みがなされたと判断する。異常書き
込みと判断した時には、第１の検出回路３７は第１書き
込み異常信号Ｓ１を出力する。

【００７４】又、第１の検出回路３７は、出力データ切
れ目信号ＥＮ２に応答してその時のリードポインタ３３
の値（アドレス）が「２４９」、「４９９」、「７４
９」又は「９９９」のいずれかの特定アドレスとなるか
どうか判断する。そして、一致する特定アドレスがある
場合には、その読み出しが完了したパケット２７におけ
る２５０バイト長のアイソクロナス・データ２９は正常
に読み出されたと判定する。

【００７５】反対に、一致しない場合には、その読み出
しが完了したパケット２７における２５０バイトのアイ
ソクロナス・データ２９は正常に読み出されなかった、
即ち異常読み出しがなされたと判断する。異常読み出し
と判断した時には、第１の検出回路３７は第１読み出し
異常信号Ｓ２を出力する。

【００７６】前記入力データ切れ目信号ＥＮ１及び出力
データ切れ目信号ＥＮ２は、切れ目カウンタ３９に出力
される。切れ目カウンタ３９は、制御用レジスタ４２の
分割ブロックデータに基づいてカウントアップ値が設定
される。そして、例えば分割ブロックデータが「１」の
時、カウントアップ値は「１」となり、切れ目カウンタ
３９は入力データ切れ目信号ＥＮ１が１つ出力される毎
に第１検出信号Ｎ１を出力する。同様に、切れ目カウン
タ３９は、出力データ切れ目信号ＥＮ２が１つ出力され
る毎に第２検出信号Ｎ２を出力する。

【００７７】ライト用カウンタ３５は、前記ライト用イ
ネーブル信号ＷＥを入力し前記書き込み回数をカウント
する。本実施形態では、１つのパケット２７におけるア
イソクロナス・データ２９の２５０バイト長に対応して
２５０個目のライト用イネーブル信号ＷＥを入力する
と、第１ピリオド信号Ｐ１を出力するとともにリセット
し再び最初から２５０個のライト用イネーブル信号ＷＥ
をカウントする。従って、ライト用カウンタ３５は、ア
イソクロナス・データ２９が正常にバッファメモリ３１
に書き込まれている状態では、１パケット２７における
２５０バイト長のアイソクロナス・データ２９の全てが
書き込まれる毎に第１ピリオド信号Ｐ１が出力されるこ
とになる。

【００７８】リード用カウンタ３６は、前記リード用イ
ネーブル信号ＲＥを入力し前記読み出し回数をカウント
する。本実施形態では、１つのパケット２７におけるア
イソクロナス・データ２９の２５０バイト長に対応して
２５０個目のリード用イネーブル信号ＲＥを入力する
と、第２ピリオド信号Ｐ２を出力するとともにリセット
し再び最初から２５０個のリード用イネーブル信号ＲＥ
をカウントする。従って、リード用カウンタ３６は、ア
イソクロナス・データ２９が正常にバッファメモリ３１
から読み出されている状態では、１つのパケット２７に
おける２５０バイト長のアイソクロナス・データ２９の
全てが読み出される毎に第２ピリオド信号Ｐ２が出力さ
れることになる。

【００７９】第２の検出回路３８は前記ライト用及びリ
ード用カウンタ３５，３６に接続され、各カウンタ３
５，３６からの第１及び第２ピリオド信号Ｐ１，Ｐ２を
入力する。又、第２の検出回路３８は切れ目カウンタ３
９に接続され、前記第１及び第２検出信号Ｎ１，Ｎ２を
入力する。

【００８０】第２の検出回路３８は、第１ピリオド信号
Ｐ１が出力されると同時に、前記切れ目カウンタ３９の
第１検出信号Ｎ１が出力されたかどうか判断する。そし
て、同時である時、その書き込みが完了したパケット２
７における２５０バイト長のアイソクロナス・データ２
９は正常に書き込まれたと判定する。反対に、同時でな
い場合には、その書き込みが完了したパケット２７にお
ける２５０バイト長のアイソクロナス・データ２９は正
常に書き込まれなかった、即ち異常書き込みがなされた
と判断する。異常書き込みと判断した時には、第２の検
出回路３８は第２書き込み異常信号Ｓ３を出力する。

【００８１】第２の検出回路３８は、第２ピリオド信号
Ｐ２が出力されると同時に、前記切れ目カウンタ３９の
第２検出信号Ｎ２が出力されたかどうか判断する。そし
て、同時である時、その読み出しが完了したパケット２
７における２５０バイトのアイソクロナス・データ２９
は正常に読み出されたと判定する。反対に、同時でない
場合には、その書き込みが完了したパケット２７におけ
る２５０バイトのアイソクロナス・データ２９は正常に
読み出されなかった、即ち異常読み出しがなされたと判
断する。異常読み出しと判断した時には、第２の検出回
路３８は第２読み出し異常信号Ｓ４を出力する。

【００８２】割込み信号生成回路４０は、第１の検出回
路３７と接続し、該第１の検出回路３７からの第１書き
込み異常信号Ｓ１及び第１読み出し異常信号Ｓ２を入力
する。割込み信号生成回路４０は、第１書き込み異常信
号Ｓ１に応答して第１割込み信号Ｔ１を出力するととも
に、第１読み出し異常信号Ｓ２に応答して第２割込み信
号Ｔ２をアドレス変更回路４１及びＭＰＵ１２に出力す
るようになっている。

【００８３】又、割込み信号生成回路４０は、第２の検
出回路３８と接続し、該第２の検出回路３８からの第２
書き込み異常信号Ｓ３及び第２読み出し異常信号Ｓ４を
入力する。割込み信号生成回路４０は、第２書き込み異
常信号Ｓ３に応答して第１割込み信号Ｔ１を、又、第２
読み出し異常信号Ｓ４に応答して第２割込み信号Ｔ２を
アドレス変更回路４１及びＭＰＵ１２に出力するように
なっている。

【００８４】アドレス変更回路４１は、第１割込み信号
Ｔ１に応答して、その書き込みが完了したパケット２７
における２５０バイトのアイソクロナス・データ２９は
正常に書き込まれなかった状態がバッファメモリ３１に
発生したとして、その時のライトポインタ３２の値を読
み出す。そして、アドレス変更回路４１は、ライトポイ
ンタ３２の値を強制的に変更する処理を実行する。変更
する値（アドレス）は、「２４９」、「４９９」、「７
４９」又は「９９９」のいずれかの特定アドレスにす
る。詳述すると、この４つの特定アドレスの中からその
時のライトポインタ３２の値（アドレス）に最も近い特
定アドレスが選択され、その選択された特定アドレスに
ライトポインタ３２の値を変更する。

【００８５】例えば、ライトポインタ３２の値（アドレ
ス）が「５１２」のとき、何らかの原因で例えばライト
用イネーブル信号ＷＥにノイズが入り、１つのパケット
２７におけるアイソクロナス・データ２９が２５０バイ
ト長以上のデータが余分にバッファメモリ３１のアドレ
ス「２５０」〜「５１２」までに書き込まれたと判断す
る。即ち、「５００」〜「５１２」までのアドレスに余
分な１３バイトのデータが書き込まれていると判断す
る。従って、後続のパケット２７の２５０バイト長のア
イソクロナス・データ２９は「５１３」のアドレスから
書き込まれることになる。

【００８６】そこで、これを防止し、「５００」〜「７
４９」のアドレスに後続のパケット２７の２５０バイト
長のアイソクロナス・データ２９を書き込むことができ
るように、アドレス変更回路４１はライトポインタ３２
の値を「４９９」と変更するようにしている。

【００８７】又、アドレス変更回路４１は、第２割込み
信号Ｔ２に応答して、その読み出しが完了したパケット
２７における２５０バイト長のアイソクロナス・データ
２９は正常に読み出されなかった状態がバッファメモリ
３１に発生したとして、その時のリードポインタ３３を
読み出す。そして、アドレス変更回路４１は、リードポ
インタ３３の値を強制的に変更する処理を実行する。変
更する値（アドレス）は、「２４９」、「４９９」、
「７４９」又は「９９９」のいずれかの特定アドレスに
する。詳述すると、この４つの特定アドレスの中からそ
の時のリードポインタ３３の値（アドレス）に最も近い
特定アドレスが選択され、その選択された特定アドレス
にリードポインタ３３の値を変更する。

【００８８】例えば、リードポインタ３３の値（アドレ
ス）が「７３０」のとき、何らかの原因で例えばリード
用イネーブル信号ＲＥにノイズが入り、１つのパケット
２７におけるアイソクロナス・データ２９が２５０バイ
ト未満のデータであってバッファメモリ３１のアドレス
「５００」〜「７３０」までのデータしか読み出されな
かったと判断する。即ち、「７３１」〜「７４９」まで
のアドレスにある１９バイトのデータが読み出されなか
ったと判断する。従って、後続のパケット２７の２５０
バイト長のアイソクロナス・データ２９は「７３１」の
アドレスから始まるとしてその「７３１」のアドレスか
ら読み出されることになる。

【００８９】そこで、これを防止し、「７５０」〜「９
９９」のアドレスにある後続のパケット２７の２５０バ
イト長のアイソクロナス・データ２９が読み出すことが
できるように、アドレス変更回路４１はリードポインタ
３２の値を「７４９」と変更するようにしている。

【００９０】制御用レジスタ４２は各種のモード設定用
のデータがＭＰＵ１２により記録されるレジスタであ
る。モード設定のデータには、第１の有効データ、第２
の有効データ、バイト長変更データ、分割データ等があ
る。

【００９１】第１の有効データは、第１の検出回路３７
を使用するかどうかを設定するデータであって、使用す
る内容が設定されている時には、該第１の検出回路３７
がその内容に基づいて比較動作可能な状態になる。第２
の有効データは、第２の検出回路３８を使用するかどう
かを設定するデータであって、使用する内容が設定され
ている時には該第２の検出回路３８がその内容に基づい
て比較動作可能な状態になる。

【００９２】バイト長変更データは、１つのパケット２
７のアイソクロナス・データ２９のバイト長を例えば２
５０バイト長から１００バイト長にと種々変更するため
データある。そして、ポインタループ設定回路３４はラ
イトポインタ３２及びリードポインタ３３のカウントア
ップ値を、そのバイト長変更データのバイト長の整数倍
であって、前記バッファメモリ３１のメモリ容量を超え
ない値に設定している。

【００９３】従って、例えば、バイト長変更データが
「１５０バイト長」であるとすると、カウントアップ値
は１バイトの単位で書き込み及び読み出しが行われる１
０２４バイトのメモリ容量のバッファメモリ３１に対し
て「９００（＝１５０×６＜１０２４）」となる。即
ち、ライトポインタ３２及びリードポインタ３３は、
「０」から「８９９」のカウントアップ値までのカウン
タとなる。

【００９４】従って、バッファメモリ３１には、最大４
個の１５０バイト長のパケット２７のアイソクロナス・
データ２９が書き込みが可能となる。そして、アドレス
が「０」が最初の書き込まれるアドレスとするとき、常
に１つのパケット２７の１５０バイト長のアイソクロナ
ス・データ２９が書き込みを完了する特定アドレスは、
「１４９」、「２９９」、「４４９」、「５９９」、
「７４９」又は「８９９」のいずれかのアドレスとな
る。従って、これ以外のアドレスで１つのパケット２７
における１５０バイト長のアイソクロナス・データ２９
の書き込みが完了した時には、何らかの原因で正常に書
き込みが行われなかったことになる。又、常に１つのパ
ケット２７の２５０バイトのアイソクロナス・データ２
９が最後に読み出しを完了する特定アドレスは、「１４
９」、「２９９」、「４４９」、「５９９」、「７４
９」又は「８９９」のいずれかのアドレスとなる。従っ
て、これ以外のアドレスで１つのパケット２７における
１５０バイト長のアイソクロナス・データ２９の読み出
しが完了した時には、何らかの原因で正常に読み出しが
行われなかったことになる。

【００９５】さらにこの場合には、ライト用及びリード
用カウンタ３５，３６は、それぞれ１５０個のライト用
及びリード用イネーブル信号ＷＥ，ＲＥをそれぞれ入力
すると第１及び第２ピリオド信号Ｐ１，Ｐ２を出力する
ようになっている。

【００９６】分割データは、複数のデータ・ブロックを
まとめて１つのアイソクロナス転送のためのパケット２
７を作る場合に使用される。尚、この場合、バイト長変
更データも合わせて変更される。

【００９７】例えば、５０バイト長のデータ・ブロック
が５個まとめて１つのパケット２７の２５０バイト長の
アイソクロナス・データ２９する場合、及び、１つのパ
ケット２７の２５０バイト長のアイソクロナス・データ
２９を５個の５０バイト長のデータ・ブロックに分割し
て読み出す場合、分割データは「５」となる。この分割
データは前記切れ目カウンタ３９のカウントアップ値
「５」としてセットされる。そして、ＭＰＵ１２は、各
データ・ブロックの最後の１バイトのデータが書き込み
が完了する毎に入力データ切れ目信号ＥＮ１を出力する
ようになっている。従って、入力データ切れ目信号ＥＮ
１を５個数える毎に、切れ目カウンタ３９は、第１検出
信号値Ｎ１を出力することになる。

【００９８】そして、ライト用カウンタ３５は、２５０
個目のライト用イネーブル信号ＷＥが入力されると、即
ち５個のデータ・ブロックの書き込み（５０×５バイト
長のデータの書き込み）が完了すると、第１ピリオド信
号Ｐ１を第２の検出回路３８に出力する。又、切れ目カ
ウンタ３９は５個目の入力データ切れ目信号ＥＮ１を入
力すると、第１検出信号Ｎ１を第２の検出回路３８に出
力する。第２の検出回路３８は、この第１ピリオド信号
Ｐ１と第１検出信号Ｎ１が同時に入力された時、１つの
パケット２７の２５０バイト長のアイソクロナス・デー
タ２９をつくるための５個のデータ・ブロックが正常に
書き込まれたと判定する。反対に、同時でない場合に
は、第２の検出回路３８は、５個のデータ・ブロックが
正常に書き込まれなかった、即ち異常書き込みがなされ
たと判断する。異常書き込みと判断した時には、第２の
検出回路３８は第２書き込み異常信号Ｓ３を出力する。

【００９９】又、１つのパケット２７の２５０バイト長
のアイソクロナス・データ２９を５個の５０バイト長の
データ・ブロックに分割して読み出す場合も同様であ
る。ＭＰＵ１２は各データ・ブロックの最後の１バイト
のデータが読み出しが完了する毎に出力データ切れ目信
号ＥＮ２を出力する。そして、その切れ目信号ＥＮ２を
５個数える毎に、切れ目カウンタ３９は第２検出信号値
Ｎ２を出力することになる。

【０１００】そして、リード用カウンタ３６は、２５０
個目のリード用イネーブル信号ＲＥを入力すると、即ち
５個のデータ・ブロックの読み出し（５０×５バイト長
のデータの書き込み）が完了すると、第２ピリオド信号
Ｐ２を第２の検出回路３８に出力する。又、切れ目カウ
ンタ３９は５個目の出力データ切れ目信号ＥＮ２を入力
すると、第２検出信号Ｎ２を第２の検出回路３８に出力
する。第２の検出回路３８は、この第２ピリオド信号Ｐ
２と第２検出信号Ｎ２が同時に入力された時、５個のデ
ータ・ブロックが正常に読み出されたと判定する。反対
に、同時でない場合には、第２の検出回路３８は、５個
のデータ・ブロックが正常に読み出されなかった、即ち
異常読み出しが生じたと判断する。異常読み出しと判断
した時には、第２の検出回路３８は第２読み出し異常信
号Ｓ４を出力する。

【０１０１】尚、受信用パケットデータ格納メモリ回路
２３も上記した送信用パケットデータ格納メモリ回路２
２と同様な回路構成であり容易に理解されるため、その
説明は省略する。

【０１０２】次に、上記のように構成された送信用パケ
ットデータ格納メモリ回路２２の作用について説明す
る。 （Ａ）２５０バイト長のアイソクロナス・データ２９の
書き込み。

【０１０３】制御用レジスタ４２の第１及び第２の有効
データは第１の検出回路３７及び第２の検出回路３８が
共に動作する内容に設定されている。又、制御用レジス
タ４２のバイト長変更データは２５０バイト長に設定さ
れている。さらに、制御用レジスタ４２の分割データは
「１」になっている。尚、説明の便宜上、ライトポイン
タ３２の値（アドレス）は「２４９」を示している。

【０１０４】２５０バイト長のアイソクロナス・データ
２９における最初の１バイトのデータがＤＭＡＣ１３か
ら出力されるとともに、ＭＰＵ１２から最初のライト用
イネーブル信号ＷＥが出力されると、ライトポインタ３
２は最初のライト用イネーブル信号ＷＥに応答して「２
４９」から「２５０」となる。最初の１バイトのデータ
はバッファメモリ３１のアドレス「２５０」に書き込ま
れる。以後、ＭＰＵ１２から新たなライト用イネーブル
信号ＷＥが入力される毎にライトポインタ３２の値がイ
ンクリメントされ、アドレスが１アドレスに上位にシフ
トしそのシフトしたの新たなアドレスにアイソクロナス
・データ２９が１バイトづつ書き込まれていく。この書
き込みとともに、ライト用カウンタ３５は、ライト用イ
ネーブル信号ＷＥをカウントしている。

【０１０５】やがて、最初のライト用イネーブル信号Ｗ
Ｅから数えて２５０個目のライト用イネーブル信号ＷＥ
が出力されると、ライトポインタ３２の値が「４９９」
となり、２５０バイト長のアイソクロナス・データ２９
における最後の１バイトのデータがバッファメモリ３１
のアドレス「４９９」に書き込まれる。

【０１０６】２５０個目のライト用イネーブル信号ＷＥ
が出力されると、ＭＰＵ１２から入力データ切れ目信号
ＥＮ１が第１の検出回路３７に出力される。第１の検出
回路３７は、その切れ目信号ＥＮ１に応答してその時の
ライトポインタ３２の値が「２４９」、「４９９」、
「７４９」又は「９９９」のいずれの特定アドレスに該
当するかどうか判断する。そして、正常なライト用イネ
ーブル信号ＷＥに基づいて２５０バイト長のアイソクロ
ナス・データ２９が正常に書き込まれたときは、ライト
ポインタ３２の値は「４９９」となり４個の特定アドレ
スのうちの１つと一致するため、第１の検出回路３７は
正常に書き込まれたと判定する。

【０１０７】反対に、一致しない場合には、第１の検出
回路３７は異常書き込みがなされたと判断して、第１書
き込み異常信号Ｓ１を割込み信号生成回路４０に出力す
る。割込み信号生成回路４０は第１書き込み異常信号Ｓ
１に応答して第１割込み信号Ｔ１をアドレス変更回路４
１及びＭＰＵ１２に出力するようになっている。アドレ
ス変更回路４１は、第１割込み信号Ｔ１に応答して２５
０バイト長のアイソクロナス・データ２９が正常に書き
込まれなかった状態がバッファメモリ３１に発生したと
して、その時のライトポインタ３２の値を読み出す。こ
のとき、何らかの原因で例えばライト用イネーブル信号
ＷＥにノイズが入り、ライトポインタ３２の値が例えば
「５１２」であって、「５００」〜「５１２」までのア
ドレスに余分な１３バイトのデータが書き込まれている
とすると、アドレス変更回路４１はライトポインタ３２
の値を「４９９」と変更する。

【０１０８】従って、後続のパケット２７の２５０バイ
ト長のアイソクロナス・データ２９は、バッファメモリ
３１の「５００」アドレスから順に書き込むことができ
る。その結果、バッファメモリ３１の「５００」アドレ
スから書き込まれたアイソクロナス・データ２９は、読
み出されるときには先頭から順に読み出される。

【０１０９】又、２５０個目のライト用イネーブル信号
ＷＥが出力されると、ライト用カウンタ３５から第２の
検出回路３８に第１ピリオド信号Ｐ１が出力される。
又、前記ＭＰＵ１２から最初の入力データ切れ目信号Ｅ
Ｎ１に応答して切れ目カウンタ３９から第１検出信号Ｎ
１が第２の検出回路３８に出力される。この時、第２の
検出回路３８は第１ピリオド信号Ｐ１と第１検出信号Ｎ
１が同時に出力されたとき正常に書き込まれたと判定す
る。

【０１１０】反対に、ライト用イネーブル信号ＷＥに書
き込みに影響を及ぼすノイズが発生してライト用カウン
タ３５のカウント動作が誤動作することにより、同時で
ない場合には、第２の検出回路３８は、異常書き込みが
なされたと判断する。異常書き込みと判断した時には、
第２の検出回路３８は第２書き込み異常信号Ｓ３を割込
み信号生成回路４０に出力する。割込み信号生成回路４
０は第２書き込み異常信号Ｓ３に応答して第１割込み信
号Ｔ１をアドレス変更回路４１及びＭＰＵ１２に出力す
る。

【０１１１】アドレス変更回路４１は第１割込み信号Ｔ
１に応答して上記と同様な動作を実行して後続のパケッ
ト２７の２５０バイトのアイソクロナス・データ２９が
予め定められた先頭アドレスから順に書き込まれるとと
もに読み出されるようにライトポインタ３２の値を変更
する。尚、この場合、第１の検出回路３７と第２の検出
回路３８とを使って異常書き込みを検出するようにした
が、いずれか一方を使用して実施してもよい。

【０１１２】（Ｂ）２５０バイト長のアイソクロナス・
データ２９の読み出し。 制御用レジスタ４２の各内容は上記と同じ内容に設定さ
れている。又、説明の便宜上、リードポインタ３３の値
（アドレス）は「７４９」を示している。

【０１１３】プロトコル制御回路部２１から最初のリー
ド用イネーブル信号ＲＥが出力されると、リードポイン
タ３３は最初のリード用イネーブル信号ＲＥに応答して
「７４９」から「７５０」となる。最初の１バイトのデ
ータはバッファメモリ３１のアドレス「７５０」から読
み出される。以後、プロトコル制御回路部２１から新た
なリード用イネーブル信号ＲＥが入力される毎にリード
ポインタ３３の値がインクリメントされ、アドレスが上
位の１アドレス毎にシフトしバッファメモリ３１の新た
なアドレスにあるアイソクロナス・データ２９が１バイ
トづつ読み出されていく。この読み出しとともに、リー
ド用カウンタ３６は、リード用イネーブル信号ＲＥをカ
ウントしている。

【０１１４】やがて、最初のリード用イネーブル信号Ｒ
Ｅから数えて２５０個目のリード用イネーブル信号ＲＥ
が出力されると、リードポインタ３３の値が「９９９」
となり、２５０バイト長のアイソクロナス・データ２９
における最後の１バイトのデータがバッファメモリ３１
のアドレス「９９９」から読み出される。

【０１１５】２５０個目のリード用イネーブル信号ＲＥ
が出力されると、ＭＰＵ１２から出力データ切れ目信号
ＥＮ２が第１の検出回路３７に出力される。第１の検出
回路３７はその切れ目信号ＥＮ２に応答してその時のリ
ードポインタ３３の値が「２４９」、「４９９」、「７
４９」又は「９９９」のいずれの特定アドレスに該当す
るかどうか判断する。そして、正常なリード用イネーブ
ル信号ＲＥに基づいて２５０バイト長のアイソクロナス
・データ２９が正常に読み出されたときは、リードポイ
ンタ３３の値は「９９９」となり４個のうちの１つの比
較対象のアドレスと一致するため、第１の検出回路３７
は正常に読み出されたと判定する。

【０１１６】反対に、一致しない場合には、第１の検出
回路３７は異常読み出しがなされたと判断して、第１読
み出し異常信号Ｓ２を割込み信号生成回路４０に出力す
る。割込み信号生成回路４０は第１読み出し異常信号Ｓ
２に応答して第２割込み信号Ｔ２をアドレス変更回路４
１及びＭＰＵ１２に出力するようになっている。アドレ
ス変更回路４１は、第２割込み信号Ｔ２に応答して２５
０バイト長のアイソクロナス・データ２９が正常に読み
出されなかった状態がバッファメモリ３１に発生したと
して、その時のリードポインタ３３の値を読み出す。こ
のとき、何らかの原因で例えばリード用イネーブル信号
ＲＥにノイズが入り、リードポインタ３３の値が「１
０」であって、「０」から「１０」までのアドレスに書
き込まれている後続のパケット２７のアイソクロナス・
データ２９が読み出されたとすると、アドレス変更回路
４１はリードポインタ３３の値を「９９９」と変更す
る。

【０１１７】従って、後続のパケット２７の２５０バイ
ト長のアイソクロナス・データ２９は、バッファメモリ
３１の「０」アドレスから順に読み出される。その結
果、バッファメモリ３１の「０」アドレスから書き込ま
れたアイソクロナス・データ２９は、先頭から順に読み
出される。

【０１１８】又、２５０個目のリード用イネーブル信号
ＲＥが出力されると、リード用カウンタ３６から第２の
検出回路３８に第２ピリオド信号Ｐ２が出力される。
又、前記ＭＰＵ１２から最初の出力データ切れ目信号Ｅ
Ｎ２に応答して切れ目カウンタ３９から第２検出信号Ｎ
２が第２の検出回路３８に出力される。第２の検出回路
３８は第２ピリオド信号Ｐ２と第２検出信号Ｎ２が同時
に出力されたとき正常に読み出されたと判定する。

【０１１９】反対に、リード用イネーブル信号ＲＥに読
み出しに影響を及ぼすノイズが発生してリード用カウン
タ３６のカウント動作が誤動作することにより、同時で
ない場合には、第２の検出回路３８は、異常読み出しが
なされたと判断する。異常読み出しと判断した時には、
第２の検出回路３８は第２読み出し異常信号Ｓ４を割込
み信号生成回路４０に出力する。割込み信号生成回路４
０は第２読み出し異常信号Ｓ４に応答して第２割込み信
号Ｔ２をアドレス変更回路４１及びＭＰＵ１２に出力す
る。

【０１２０】アドレス変更回路４１は第２割込み信号Ｔ
２に応答して上記と同様な動作を実行して次の新たなパ
ケット２７の２５０バイト長のアイソクロナス・データ
２９は予め定められた先頭アドレスから順に読み出され
るようにリードポインタ３３の値を変更する。尚、この
場合、第１の検出回路３７と第２の検出回路３８とを使
って異常書き込みを検出するようにしたが、いずれか一
方を使用して実施してもよい。

【０１２１】（Ｃ）データ・ブロックの書き込み。 制御用レジスタ４２の第１及び第２の有効データは第１
の検出回路３７及び第２の検出回路３８が共に動作する
内容に設定されている。又、制御用レジスタ４２のバイ
ト長変更データは５０バイト長に設定されている。さら
に、制御用レジスタ４２の分割データは「５」になって
いる。即ち、５０バイト長のデータ・ブロックが５個ま
とめて１つのパケット２７の２５０バイト長のアイソク
ロナス・データ２９として書き込む場合である。

【０１２２】従って、ポインタループ設定回路３４はラ
イトポインタ３２及びリードポインタ３３のカウントア
ップ値を、「１０００（＝５０×２０＜１０２４）」と
する。即ち、ライトポインタ３２及びリードポインタ３
３は、「０」から「９９９」のカウントアップ値までの
カウンタとなる。そして、複数個の５０バイト長のデー
タブロックがそれぞれ書き込みを完了するバッファメモ
リ３１の特定アドレスは、「４９」、「９９」、「１４
９」、「１９９」、「１４９」、「１９９」……「８９
９」、「９４９」又は「９９９」の２０種類のいずれか
のアドレスとなる。尚、説明の便宜上、ライトポインタ
３２の値（アドレス）は「２４９」を示している。

【０１２３】１個目の５０バイト長のデータブロックに
おける最初の１バイトのデータがＤＭＡＣ１３から出力
されるとともに、ＭＰＵ１２から最初のライト用イネー
ブル信号ＷＥが出力されると、上記と同様に最初の１バ
イトのデータはバッファメモリ３１のアドレス「２５
０」に書き込まれる。以後、ＭＰＵ１２から新たなライ
ト用イネーブル信号ＷＥが入力される毎にライトポイン
タ３２の値がインクリメントされ、アドレスが１アドレ
ス上位にシフトしそのシフトした新たなアドレスにデー
タブロックが１バイトづつ書き込まれていく。この書き
込みとともに、ライト用カウンタ３５は、ライト用イネ
ーブル信号ＷＥをカウントしている。

【０１２４】最初のライト用イネーブル信号ＷＥから数
えて５０個目のライト用イネーブル信号ＷＥが出力され
ると、上記と同様に、１個目の５０バイト長のデータブ
ロックにおける最後の１バイトのデータがバッファメモ
リ３１のアドレス「２９９」に書き込まれる。

【０１２５】５０個目のライト用イネーブル信号ＷＥが
出力されると、ＭＰＵ１２から入力データ切れ目信号Ｅ
Ｎ１が出力され、第１の検出回路３７はその切れ目信号
ＥＮ１に応答してその時のライトポインタ３２の値が前
記２０種類のアドレスのいずれかにアドレスに該当する
かどうか判断する。そして、正常なライト用イネーブル
信号ＷＥに基づいて５０バイト長のデータブロックが正
常に書き込まれたときは、ライトポインタ３２の値は
「２９９」となり２０種類の特定アドレスのうちの１つ
と一致するため、第１の検出回路３７は正常に書き込ま
れたと判定する。

【０１２６】反対に、一致しない場合には、第１の検出
回路３７は異常書き込みがなされたと判断して、前記と
同様に、第１書き込み異常信号Ｓ１が割込み信号生成回
路４０に出力される。割込み信号生成回路４０は第１書
き込み異常信号Ｓ１に応答して第１割込み信号Ｔ１をア
ドレス変更回路４１及びＭＰＵ１２に出力する。アドレ
ス変更回路４１は、第１割込み信号Ｔ１に応答して５０
バイト長のデータブロックが正常に書き込まれなかった
状態がバッファメモリ３１に発生したとして、その時の
ライトポインタ３２を読み出す。このとき、何らかの原
因で例えばライト用イネーブル信号ＷＥにノイズが入
り、ライトポインタ３２の値が「３１２」であって、
「３００」から「３１２」までのアドレスに余分な１３
バイトのデータが書き込まれているとすると、アドレス
変更回路４１はライトポインタ３２の値を「２９９」と
変更する。

【０１２７】従って、次の２個目の５０バイト長のデー
タブロックは、バッファメモリ３１の「３００」アドレ
スから順に書き込むことができる。その結果、バッファ
メモリ３１の「３００」アドレスから書き込まれた２個
目のデータブロックは、読み出されるときには先頭から
順に読み出される。

【０１２８】以後、２個目〜５個目のデータブロックに
ついも同様に判定が行われ異常書き込みが行われれば同
様にライトポインタ３２の値を変更する。又、２５０個
目のライト用イネーブル信号ＷＥが出力されると、即
ち、５個目のデータブロックの最後の１バイトを書き込
むためのライト用イネーブル信号ＷＥが出力されると、
ライト用カウンタ３５から第２の検出回路３８に第１ピ
リオド信号Ｐ１が出力される。又、前記ＭＰＵ１２から
５個目の入力データ切れ目信号ＥＮ１に応答して切れ目
カウンタ３９から第１検出信号Ｎ１が第２の検出回路３
８に出力される。第２の検出回路３８は第１ピリオド信
号Ｐ１と第１検出信号Ｎ１が同時に出力されたとき正常
に書き込まれたと判定する。

【０１２９】反対に、ライト用イネーブル信号ＷＥに書
き込みに影響を及ぼすノイズが発生してライト用カウン
タ３５のカウント動作が誤動作することにより、同時で
ない場合には、第２の検出回路３８は、異常書き込みが
なされたと判断する。異常書き込みと判断した時には、
第２の検出回路３８は第２書き込み異常信号Ｓ３を割込
み信号生成回路４０に出力する。割込み信号生成回路４
０は第２書き込み異常信号Ｓ３に応答して第１割込み信
号Ｔ１をアドレス変更回路４１及びＭＰＵ１２に出力す
る。

【０１３０】アドレス変更回路４１は第１割込み信号Ｔ
１に応答して上記と同様な動作を実行して次の新たな組
の１個目のデータブロックのデータが読み出されるとき
に予め定められた先頭アドレスから順に読み出されるよ
うにライトポインタ３２の値を変更する。尚、この場
合、第１の検出回路３７と第２の検出回路３８とを使っ
て異常書き込みを検出するようにしたが、いずれか一方
を使用して実施してもよい。

【０１３１】（Ｄ）データ・ブロックの読み出し。 制御用レジスタ４２の各内容は上記データブロックと同
じとする。尚、説明の便宜上、リードポインタ３３の値
（アドレス）は「４９９」を示している。

【０１３２】プロトコル制御回路部２１から最初のリー
ド用イネーブル信号ＲＥが出力されると、リードポイン
タ３３は最初のリード用イネーブル信号ＲＥに応答して
「４９９」から「５００」となる。最初の１バイトのデ
ータはバッファメモリ３１のアドレス「５００」から読
み出される。以後、プロトコル制御回路部２１から新た
なリード用イネーブル信号ＲＥが入力される毎に前記と
同様にバッファメモリ３１の新たなアドレスにあるデー
タブロックとなるデータが１バイトづつ読み出されてい
く。この読み出しとともに、リード用カウンタ３６は、
リード用イネーブル信号ＲＥをカウントしている。

【０１３３】やがて、最初のリード用イネーブル信号Ｒ
Ｅから数えて５０個目のリード用イネーブル信号ＲＥが
出力されると、リードポインタ３３の値が「５４９」と
なり、５０バイト長のデータブロックとなる最後の１バ
イトのデータがバッファメモリ３１のアドレス「５４
９」から読み出される。

【０１３４】５０個目のリード用イネーブル信号ＲＥが
出力されると、ＭＰＵ１２から出力データ切れ目信号Ｅ
Ｎ２を第１の検出回路３７に出力する。第１の検出回路
３７はその切れ目信号ＥＮ２に応答してその時のリード
ポインタ３３の値が前記２０種類の特定アドレスの中で
該当するアドレスとなるかどうか判断する。そして、正
常なリード用イネーブル信号ＲＥに基づいて５０バイト
長のデータブロックとなるデータが正常に読み出された
ときは、リードポインタ３３の値は「５４９」となり２
０種類の特定アドレスうちの１つと一致するため、第１
の検出回路３７は正常に読み出されたと判定する。

【０１３５】反対に、一致しない場合には、第１の検出
回路３７は異常読み出しがなされたと判断して、前記と
同様に、第１読み出し異常信号Ｓ２を出力する。割込み
信号生成回路４０は第１読み出し異常信号Ｓ２に応答し
て第２割込み信号Ｔ２をアドレス変更回路４１及びＭＰ
Ｕ１２に出力する。アドレス変更回路４１は、第２割込
み信号Ｔ２に応答して５０バイト長のデータブロックと
なるデータが正常に読み出されなかった状態がバッファ
メモリ３１に発生したとして、その時のリードポインタ
３３を読み出す。このとき、何らかの原因で例えばリー
ド用イネーブル信号ＲＥにノイズが入り、リードポイン
タ３３の値が「５１０」であって、「５００」から「５
１０」までのアドレスに書き込まれている後続のデータ
ブロックのためのデータが読み出されたとすると、アド
レス変更回路４１はリードポインタ３３の値を「５１
０」から「４９９」と変更する。

【０１３６】従って、後続の５０バイト長のデータブロ
ックのためのデータは、バッファメモリ３１の「５０
０」アドレスから順に読み出される。その結果、バッフ
ァメモリ３１の「５００」アドレスから書き込まれた２
個目のデータブロックのためのデータは、先頭から順に
読み出される。

【０１３７】以後、２個目〜５個目のデータブロックの
ためのデータの読み出しについも同様に判定が行われ異
常読み出しが行われれば同様にリードポインタ３３の値
を変更する。

【０１３８】そして、２５０個目のリード用イネーブル
信号ＲＥが出力されると、即ち、５個目のデータブロッ
クにおける最後の１バイトのデータの読み出しのための
リード用イネーブル信号ＲＥが出力されると、リード用
カウンタ３６から第２の検出回路３８に第２ピリオド信
号Ｐ２が出力される。又、前記ＭＰＵ１２から５個目の
出力データ切れ目信号ＥＮ２に応答して切れ目カウンタ
３９から第２検出信号Ｎ２が第２の検出回路３８に出力
される。第２の検出回路３８は第２ピリオド信号Ｐ２と
第２検出信号Ｎ２が同時に出力されたとき正常に書き込
まれたと判定する。

【０１３９】反対に、リード用イネーブル信号ＲＥに読
み出しに影響を及ぼすノイズが発生してリード用カウン
タ３６のカウント動作が誤動作することにより、同時で
ない場合には、第２の検出回路３８は、異常書き込みが
なされたと判断する。異常書き込みと判断した時には、
第２の検出回路３８は第２読み出し異常信号Ｓ４を割込
み信号生成回路４０に出力する。割込み信号生成回路４
０は第２読み出し異常信号Ｓ４に応答して第２割込み信
号Ｔ２をアドレス変更回路４１及びＭＰＵ１２に出力す
る。

【０１４０】アドレス変更回路４１は第２割込み信号Ｔ
２に応答して上記と同様な動作を実行して次の新たな組
の１個目のデータブロックのデータが読み出されるとき
に予め定められた先頭アドレスから順に読み出されるよ
うにリードポインタ３３の値を変更する。尚、この場
合、第１の検出回路３７と第２の検出回路３８とを使っ
て異常書き込みを検出するようにしたが、いずれか一方
を使用して実施してもよい。

【０１４１】次に、上記のように構成した、実施形態の
特徴を以下に説明する。 （１）上記実施形態によれば、ポインタループ設定回路
３４によりライトポインタ３２のカウントアップ値を、
２５０バイトのデータ長の整数倍であってバッファメモ
リ３１の１０２４バイトの記憶容量を超さない複数個の
中の最大の値をカウントアップ値とし、この２５０バイ
トとデータ長が決まった各アイソクロナス・データ２９
をライトポインタ３２の書き込みアドレスに従ってバッ
ファメモリ３１に書き込む場合、正常に書き込まれた時
には、複数個存在する特定のアドレスのいずれかでその
書き込みが完了するようにした。そして、アイソクロナ
ス・データ２９の書き込みが完了した時にライトポイン
タ３２のその時の書き込みアドレスが特定アドレスある
かどうかを第１の検出回路３７にて判断させるようにし
たので、書き込み異常かどうか判断することができる。

【０１４２】（２）上記実施形態によれば、ライト用カ
ウンタ３５にて２５０バイトのアイソクロナス・データ
２９の書き込み回数をカウントさせるとともに、予め定
まった正常の書き込み回数の書き込みが行われた時に第
１ピリオド信号Ｐ１を出力させるようにした。そして、
第２の検出回路３８にて、２５０バイトのアイソクロナ
ス・データ２９の最後の書き込みの完了を示す切れ目信
号ＥＮ１に応答して前記ライト用カウンタ３５から第１
ピリオドＰ１の有無を判断させるようにしたので、上記
（１）と同様に書き込み異常が生じたかどうか判断する
ことができる。そして、第１の検出回路３７と第２の検
出回路３８を同時に使用することにより、より精度の高
い書き込み異常の検出ができる。

【０１４３】（３）上記実施形態によれば、ポインタル
ープ設定回路３４によりリードポインタ３３のカウント
アップ値を、２５０バイトのデータ長の整数倍であって
バッファメモリ３１の１０２４バイトの記憶容量を超さ
ない複数個の中の最大の値をカウントアップ値とし、こ
の２５０バイトとデータ長が決まった各アイソクロナス
・データ２９をリードポインタ３３の読み出しアドレス
に従ってバッファメモリ３１から読み出す場合、正常に
読み出されたた時には、複数個存在する特定のアドレス
のいずれかでその読み出しが完了するようにした。そし
て、アイソクロナス・データ２９の読み出しが完了した
時にリードポインタ３３のその時の読み出しアドレスが
特定アドレスあるかどうかを第１の検出回路３７にて判
断させるようにしたので、読み出し異常かどうか判断す
ることができる。

【０１４４】（４）上記実施形態によれば、リード用カ
ウンタ３６にて２５０バイトのアイソクロナス・データ
２９の読み出し回数をカウントさせるとともに、予め定
まった正常の読み出し回数の読み出しが行われた時に第
２ピリオド信号Ｐ２を出力させるようにした。そして、
第２の検出回路３８にて、２５０バイトのアイソクロナ
ス・データ２９の最後の読み出しの完了を示す切れ目信
号ＥＮ２に応答して前記リード用カウンタ３６から第２
ピリオドＰ２の有無を判断させるようにしたので、上記
（３）と同様に読み出し異常が生じたか否かを判断する
ことができる。そして、第１の検出回路３７と第２の検
出回路３８を同時に使用することにより、より精度の高
い読み出し異常の検出ができる。

【０１４５】（５）上記実施形態では、書き込み異常と
判断されたとき、アドレス変更回路４１にてライトポイ
ンタ３２の書き込みアドレスを複数個の特定アドレスの
中からその時の示している書き込みアドレスに最も近い
特定アドレスに書き替えるようにした。従って、次に書
き込まれる後続のアイソクロナス・データ２９を正常な
アドレスから書き込み、特定の書き込みアドレスでその
書き込みを完了させることができる。その結果、該後続
のデータ２９は正確に読み出されることになる。

【０１４６】（６）上記実施形態では、読み出し異常と
判断されたとき、アドレス変更回路４１にてリードポイ
ンタ３３の読み出しアドレスを複数個の特定アドレスの
中からその時の示している読み出しアドレスに最も近い
特定アドレスに書き替えるようにした。従って、次に読
み出される後続のアイソクロナス・データ２９を正常な
アドレスから読み出され、特定の読み出しアドレスでそ
の読み出しを完了させることができる。

【０１４７】（７）上記実施例では、切れ目カウンタ３
９を設けて、切れ目信号ＥＮ１，ＥＮ２をカウントし分
割データに基づいて第１及び第２検出信号Ｎ１，Ｎ２を
出力させるようにしたので、第２の検出回路３８は、複
数のデータ・ブロックをまとめて１つのパケット２７を
作る場合の書き込み及び読み出しにも対応することがで
きる。

【０１４８】（８）上記実施形態では、アドレス変更回
路４１は制御用レジスタ４２のバイト長変更データに基
づいて適宜変更できるようにしたため、２５０バイト長
以外の予めバイト長が決まったアイソクロナス・データ
２９等の転送データにも対応することがてきる。又、複
数のデータ・ブロックをまとめて１つのパケット２７を
作る場合の書き込み及び読み出しにも対応することがで
きる。この場合、上記（７）と相違して第１の検出回路
３７は各データ・ブロックの単位で書き込み及び読み出
しの異常の有無を判断することができ、しかも、異常の
ときには特定アドレスに変更することができる。

【０１４９】尚、発明の実施の形態は上記実施形態に限
定されるものではなく以下のように実施してもよい。 ○上記実施形態では、第１の検出回路３７はＭＰＵ１２
からの切れ目信号ＥＮ１，ＥＮ２を入力したが、切れ目
カウンタ３９からの第１及び第２検出信号Ｎ１，Ｎ２を
入力するようにして実施してもよい。この場合、第１の
検出回路３７は各データ・ブロックの単位で書き込み及
び読み出しの異常の有無を判断ができなくなる。

【０１５０】○上記実施形態では、パケットデータ格納
メモリ回路２２は、第１の検出回路３７と第２の検出回
路３８の２つの検出回路を備えたものであったが、いず
れか一方しか備えていないパケットデータ格納メモリ回
路に具体化してもよい。この場合、回路規模をその分小
さくすることができる。

【０１５１】○上記実施形態では、異常書き込みと異常
読み出しの２つの異常を検出するようにしたが、いずれ
か一方だけの異常検出を行うようにして実施してもよ
い。この場合、回路規模をその分小さくすることができ
る。

【０１５２】○上記実施形態では、制御用レジスタ４２
を備えパケットデータ格納メモリ回路２２に種々の機能
をもたせたが、制御用レジスタ４２を備えていないパケ
ットデータ格納メモリ回路に具体化してもよい。この場
合、１つの固定した条件の異常検出しかできないが、回
路構成をその分簡単にすることができる。

【０１５３】○上記実施形態では、ＩＥＥＥ１３９４に
準拠したシステムにおけるプロトコルコントローラ１１
に内蔵されたパケットデータ格納メモリ回路２２，２３
に具体化したが、ＦＩＦＯ形式のバッファメモリ回路で
あればどんなメモリ回路に応用してもよい。この場合、
ＦＩＦＯ形式のバッファメモリ回路のみを１チップの半
導体集積回路装置にして実施してもよい。勿論、ＦＩＦ
Ｏ形式のバッファメモリ回路を複数個含むものを１チッ
プの半導体集積回路装置にして実施してもよい。

【０１５４】

【発明の効果】請求項１及び２の発明によれば、書き込
み異常が生じたとき、次に書き込まれる後続のデータを
正常な位置から書き込み該後続のデータを特定の書き込
みアドレスでその書き込みを完了させることができる。

【０１５５】請求項３及び４の発明によれば、読み出し
異常が生じたとき、次に読み出される後続のデータを正
常な位置から読み出し該後続のデータを特定の読み出し
アドレスでその読み出しを完了させることができる。

【０１５６】請求項５の発明によれば、データの書き込
みが正常に書き込まれたか検出することができる。請求
項６の発明によれば、データの読み出しが正常に読み出
されたか検出することができる。

【０１５７】請求項７の発明によれば、請求項５及び６
に記載した発明の効果に加えて、書き込み異常が生じた
とき、次に書き込まれる後続のデータを正常な位置から
書き込み該後続のデータを特定の書き込みアドレスでそ
の書き込みを完了させることができるとともに、読み出
し異常が生じたとき、次に読み出される後続のデータを
正常な位置から読み出し該後続のデータを特定の読み出
しアドレスでその読み出しを完了させることができる。

【０１５８】請求項８の発明によれば、請求項５に記載
した発明の効果に加えて、書き込み異常が生じたとき、
次に書き込まれる後続のデータを正常な位置から書き込
み該後続のデータを特定の書き込みアドレスでその書き
込みを完了させることができる。

【０１５９】請求項９の発明によれば、請求項６に記載
した発明の効果に加えて、読み出し異常が生じたとき、
次に読み出される後続のデータを正常な位置から読み出
し該後続のデータを特定の読み出しアドレスでその読み
出しを完了させることができる。

【０１６０】請求項１０の発明によれば、データの書き
込みが正常に書き込まれたか検出することができる。請
求項１１の発明によれば、データの読み出しが正常に読
み出されたか検出することができる。

【０１６１】請求項１２の発明によれば、請求項１０及
び１１に記載の発明の効果に加えて、書き込み異常が生
じたとき、次に書き込まれる後続のデータを正常な位置
から書き込み該後続のデータを特定の書き込みアドレス
でその書き込みを完了させることができるとともに、読
み出し異常が生じたとき、次に読み出される後続のデー
タを正常な位置から読み出し該後続のデータを特定の読
み出しアドレスでその読み出しを完了させることができ
る。

【０１６２】請求項１３の発明によれば、請求項１０に
記載の発明の効果に加えて、書き込み異常が生じたと
き、次に書き込まれる後続のデータを正常な位置から書
き込み該後続のデータを特定の書き込みアドレスでその
書き込みを完了させることができる。

【０１６３】請求項１４の発明によれば、請求項１１に
記載の発明の効果に加えて、読み出し異常が生じたと
き、次に読み出される後続のデータを正常な位置から読
み出し該後続のデータを特定の読み出しアドレスでその
読み出しを完了させることができる。

【０１６４】請求項１５の発明によれば、請求項５，
６，１０及び１１に記載した発明の効果に加えて、書き
込み異常が生じたとき、次に書き込まれる後続のデータ
を正常な位置から書き込み該後続のデータを特定の書き
込みアドレスでその書き込みを完了させることができる
とともに、読み出し異常が生じたとき、次に読み出され
る後続のデータを正常な位置から読み出し該後続のデー
タを特定の読み出しアドレスでその読み出しを完了させ
ることができる。

【図面の簡単な説明】

【図１】 送信用パケットデータ格納メモリ回路を示す
ブロック図。

【図２】 パソコン内の構成を説明するためのブロック
図。

【図３】 ＩＥＥＥ１３９４に準拠したバスを用いたシ
ステム構成図。

【図４】 パケットを説明するための説明図。

【符号の説明】

２２ 送信用パケットデータ格納メモリ回路 ３１ バッファメモリ ３２ ライトポインタ ３３ リードポインタ ３４ ポインタループ設定回路 ３５ ライト用カウンタ ３６ リード用カウンタ ３７ 第１の検出回路 ３８ 第２の検出回路 ３９ 切れ目カウンタ ４０ 割込み信号生成回路 ４１ アドレス変更回路

Claims (15)

【特許請求の範囲】
1. 【請求項１】 データ長が決まったデータをライト用イ
   ネーブル信号に応答して予め定められた複数回の書き込
   み回数に分けてそのライト用イネーブル信号に応答して
   シフトされるライトポインタが指定するバッファメモリ
   の書き込みアドレスに書き込むようにしたデータ書き込
   み方法において、 前記ライトポインタのカウントアップ値を前記データ長
   の整数倍であって前記バッファメモリの記憶容量を超さ
   ない複数個の中の最大の値をカウントアップ値としてそ
   のライトポインタをリセット動作させ、 前記書き込み回数に分けて順に書き込まれる前記データ
   長が決まったデータの最後の書き込みが完了した時、そ
   の時の前記ライトポインタの書き込みアドレスが前記カ
   ウントアップ値とデータ長とに基づいて求められた複数
   個の特定アドレスのいずれにも該当しない時には、前記
   ライトポインタの書き込みアドレスを前記複数個の特定
   アドレスの中からその時の示している書き込みアドレス
   に最も近い特定アドレスに書き替えるようにしたデータ
   書き込み方法。
2. 【請求項２】 データ長が決まったデータをライト用イ
   ネーブル信号に応答して予め定められた複数回の書き込
   み回数に分けてそのライト用イネーブル信号に応答して
   シフトされるライトポインタが指定するバッファメモリ
   の書き込みアドレスに書き込むようにしたデータ書き込
   み方法において、 前記ライトポインタのカウントアップ値を前記データ長
   の整数倍であって前記バッファメモリの記憶容量を超さ
   ない複数個の中の最大の値をカウントアップ値としてそ
   のライトポインタをリセット動作させるとともに、前記
   ライト用イネーブル信号をカウントするライト用カウン
   タにて前記書き込み回数をカウントさせ、 前記書き込み回数に分けて順に書き込まれる前記データ
   長が決まったデータの最後の書き込みが完了した時、前
   記ライト用カウンタが前記書き込み回数を示していない
   時には、前記ライトポインタの書き込みアドレスを、前
   記カウントアップ値とデータ長とに基づいて求められた
   複数個の特定アドレスの中からその時の示している書き
   込みアドレスに最も近い特定アドレスに書き替えるよう
   にしたデータ書き込み方法。
3. 【請求項３】 データ長が決まったデータをリード用イ
   ネーブル信号に応答して予め定められた複数回の読み出
   し回数に分けてそのリード用イネーブル信号に応答して
   シフトされるリードポインタが指定するバッファメモリ
   の読み出しアドレスから読み出すようにしたデータ読み
   出し方法において、 前記リードポインタのカウントアップ値を前記データ長
   の整数倍であって前記バッファメモリの記憶容量を超さ
   ない複数個の中の最大の値をカウントアップ値としてそ
   のリードポインタをリセット動作させ、 前記読み出し回数に分けて順に読み出される前記データ
   長が決まったデータの最後の読み出しみが完了した時、
   その時の前記リードポインタの読み出しアドレスが前記
   カウントアップ値とデータ長とに基づいて求められた複
   数個の特定アドレスのいずれにも該当しない時には、前
   記リードポインタの読み出しアドレスを前記複数個の特
   定アドレスの中からその時の示している読み出しアドレ
   スに最も近い特定アドレスに書き替えるようにしたデー
   タ読み出し方法。
4. 【請求項４】 データ長が決まったデータをリード用イ
   ネーブル信号に応答して予め定められた複数回の読み出
   し回数に分けてそのリード用イネーブル信号に応答して
   シフトされるリードポインタが指定するバッファメモリ
   の読み出しアドレスから読み出すようにしたデータ読み
   出し方法において、 前記リードポインタのカウントアップ値を前記データ長
   の整数倍であって前記バッファメモリの記憶容量を超さ
   ない複数個の中の最大の値をカウントアップ値としてそ
   のリードポインタをリセット動作させるとともに、前記
   リード用イネーブル信号をカウントするリード用カウン
   タにて前記読み出し回数をカウントさせ、 前記読み出し回数に分けて順に読み出される前記データ
   長が決まったデータの最後の読み出しが完了した時、前
   記リード用カウンタが前記読み出し回数を示していない
   時には、前記リードポインタの読み出しアドレスを、前
   記カウントアップ値とデータ長とに基づいて求めた複数
   個の特定アドレスの中からその時の示している読み出し
   アドレスに最も近い特定アドレスに書き替えるようにし
   たデータ読み出し方法。
5. 【請求項５】 データ長が決まったデータが予め定めら
   れた複数回の書き込み回数に分けて順に書き込まれると
   ともに予め定められた複数回の読み出し回数に分けて順
   に読み出されるバッファメモリと、 ライト用イネーブル信号に応答してバッファメモリの書
   き込みアドレスをシフトしながら指定するライトポイン
   タと、 リード用イネーブル信号に応答してバッファメモリの読
   み出しアドレスをシフトしながら指定するリードポイン
   タとからなるデータ格納メモリ回路において、 前記ライトポインタのカウントアップ値を前記データ長
   の整数倍であって前記バッファメモリの記憶容量を超さ
   ない複数個の値の中の最大の値をカウントアップ値とし
   て指定するポインタループ設定回路と、 前記書き込み回数に分けて順に書き込まれる前記データ
   長が決まったデータの最後の書き込みが完了した時、そ
   の時のライトポインタの書き込みアドレスが前記カウン
   トアップ値とデータ長とに基づいて求められた複数個の
   特定アドレスのいずれにも該当しない時、書き込み異常
   と判断するライト用検出回路とを備えたデータ格納メモ
   リ回路。
6. 【請求項６】 データ長が決まったデータが予め定めら
   れた複数回の書き込み回数に分けて順に書き込まれると
   ともに予め定められた複数回の読み出し回数に分けて順
   に読み出されるバッファメモリと、 ライト用イネーブル信号に応答してバッファメモリの書
   き込みアドレスをシフトしながら指定するライトポイン
   タと、 リード用イネーブル信号に応答してバッファメモリの読
   み出しアドレスをシフトしながら指定するリードポイン
   タとからなるデータ格納メモリ回路において、 前記リードポインタのカウントアップ値を前記データ長
   の整数倍であって前記バッファメモリの記憶容量を超さ
   ない複数個の値の中の最大の値をカウントアップ値とし
   て指定するポインタループ設定回路と、 前記読み出し回数に分けて順に読み出される前記データ
   長が決まったデータの最後の読み出しが完了した時、そ
   の時のリードポインタの読み出しアドレスが前記カウン
   トアップ値とデータ長とに基づいて求められた複数個の
   特定アドレスのいずれにも該当しない時、読み出し異常
   と判断するリード用検出回路とを備えたデータ格納メモ
   リ回路。
7. 【請求項７】 データ長が決まったデータが予め定めら
   れた複数回の書き込み回数に分けて順に書き込まれると
   ともに予め定められた複数回の読み出し回数に分けて順
   に読み出されるバッファメモリと、 ライト用イネーブル信号に応答してバッファメモリの書
   き込みアドレスをシフトしながら指定するライトポイン
   タと、 リード用イネーブル信号に応答してバッファメモリの読
   み出しアドレスをシフトしながら指定するリードポイン
   タとからなるデータ格納メモリ回路において、 前記ライトポインタ及びリードポインタのカウントアッ
   プ値を前記データ長の整数倍であって前記バッファメモ
   リの記憶容量を超さない複数個の値の中の最大の値をカ
   ウントアップ値として指定するポインタループ設定回路
   と、 前記複数回に分けて順に書き込まれる前記データ長が決
   まったデータの最後の書き込みが完了した時、その時の
   ライトポインタの書き込みアドレスが前記カウントアッ
   プ値とデータ長とに基づいて求められた複数個の特定ア
   ドレスのいずれにも該当しない時、書き込み異常と判断
   するライト用検出回路と、 前記読み出し回数に分けて順に読み出される前記データ
   長が決まったデータの最後の読み出しが完了した時、そ
   の時のリードポインタの読み出しアドレスが前記カウン
   トアップ値とデータ長とに基づいて求められた複数個の
   特定アドレスのいずれにも該当しない時、読み出し異常
   と判断するリード用検出回路と、 前記ライト用検出回路が書き込み異常と判断した時、前
   記ライトポインタの書き込みアドレスを前記複数個の特
   定アドレスの中からその時の示している書き込みアドレ
   スに最も近い特定アドレスに書き替えるライト用アドレ
   ス変更回路と、 前記リード用検出回路が読み出し異常と判断した時、前
   記リードポインタの読み出しアドレスを前記複数個の特
   定アドレスの中からその時の示している読み出しアドレ
   スに最も近い特定アドレスに書き替えるリード用アドレ
   ス変更回路とを備えたデータ格納メモリ回路。
8. 【請求項８】 請求項５に記載のデータ格納メモリ回路
   において、 前記ライト用検出回路が書き込み異常と判断した時、前
   記ライトポインタの書き込みアドレスを前記複数個の特
   定アドレスの中からその時の示している書き込みアドレ
   スに最も近い特定アドレスに書き替えるライト用アドレ
   ス変更回路を備えたデータ格納メモリ回路。
9. 【請求項９】 請求項６に記載のデータ格納メモリ回路
   において、 前記リード用検出回路が読み出し異常と判断した時、前
   記リードポインタの読み出しアドレスを前記複数個の特
   定アドレスの中からその時の示している読み出しアドレ
   スに最も近い特定アドレスに書き替えるリード用アドレ
   ス変更回路を備えたデータ格納メモリ回路。
10. 【請求項１０】 データ長が決まったデータが予め定め
    られた複数回の書き込み回数に分けて順に書き込まれる
    とともに予め定められた複数回の読み出し回数に分けて
    順に読み出されるバッファメモリと、 ライト用イネーブル信号に応答してバッファメモリの書
    き込みアドレスをシフトしながら指定するライトポイン
    タと、 リード用イネーブル信号に応答してバッファメモリの読
    み出しアドレスをシフトしながら指定するリードポイン
    タとからなるデータ格納メモリ回路において、 前記ライト用イネーブル信号に応答して前記書き込み回
    数をカウントするライト用カウンタと、 前記書き込み回数に分けて順に書き込まれる前記データ
    長が決まったデータの最後の書き込みが完了した時、前
    記ライト用カウンタが前記書き込み回数を示していない
    時、前記データの書き込み異常と判断する第２のライト
    用検出回路とを備えたデータ格納メモリ回路。
11. 【請求項１１】 データ長が決まったデータが予め定め
    られた複数回の書き込み回数に分けて順に書き込まれる
    とともに予め定められた複数回の読み出し回数に分けて
    順に読み出されるバッファメモリと、 ライト用イネーブル信号に応答してバッファメモリの書
    き込みアドレスをシフトしながら指定するライトポイン
    タと、 リード用イネーブル信号に応答してバッファメモリの読
    み出しアドレスをシフトしながら指定するリードポイン
    タとからなるデータ格納メモリ回路において、 前記リード用イネーブル信号に応答して前記読み出し回
    数をカウントするリード用カウンタと、 前記読み出し回数に分けて順に読み出される前記データ
    長が決まったデータの最後の読み出しが完了した時、前
    記リード用カウンタが前記読み出し回数を示していない
    時、前記データの読み出し異常と判断する第２のリード
    用検出回路とを備えたデータ格納メモリ回路。
12. 【請求項１２】 データ長が決まったデータが予め定め
    られた複数回の書き込み回数に分けて順に書き込まれる
    とともに予め定めた複数回の読み出し回数に分けて順に
    読み出されるバッファメモリと、 ライト用イネーブル信号に応答してバッファメモリの書
    き込みアドレスをシフトしながら指定するライトポイン
    タと、 リード用イネーブル信号に応答してバッファメモリの読
    み出しアドレスをシフトしながら指定するリードポイン
    タとからなるデータ格納メモリ回路において、 前記ライトポインタ及びリードポインタのカウントアッ
    プ値を前記データ長の整数倍であって前記バッファメモ
    リの記憶容量を超さない複数個の値の中の最大の値をカ
    ウントアップ値として指定するポインタループ設定回路
    と、 前記ライト用イネーブル信号に応答して前記書き込み回
    数をカウントするライト用カウンタと、 前記リード用イネーブル信号に応答して前記読み出し回
    数をカウントするリード用カウンタと、 前記書き込み回数に分けて順に書き込まれる前記データ
    長が決まったデータの最後の書き込みが完了した時、前
    記書き込み回数をカウントするライト用カウンタが前記
    書き込み回数を示していない時、前記データの書き込み
    異常と判断する第２のライト用検出回路と、 前記読み出し回数に分けて順に読み出される前記データ
    長が決まったデータの最後の読み出しが完了した時、前
    記読み出し回数をカウントするリード用カウンタが前記
    読み出し回数を示していない時、前記データの読み出し
    異常と判断する第２のリード用検出回路と、 前記第２のライト用検出回路が書き込み異常と判断した
    時、前記ライトポインタの書き込みアドレスを前記カウ
    ントアップ値とデータ長とに基づいて求められた複数個
    の特定アドレスの中からその時の示している書き込みア
    ドレスに最も近い特定アドレスに書き替えるライト用ア
    ドレス変更回路と、 前記第２のリード用検出回路が読み出し異常と判断した
    時、前記リードポインタの読み出しアドレスを前記カウ
    ントアップ値とデータ長とに基づいて求められた複数個
    の特定アドレスの中からその時の示している読み出しア
    ドレスに最も近い特定アドレスに書き替えるリード用ア
    ドレス変更回路とを備えたデータ格納メモリ回路。
13. 【請求項１３】 請求項１０に記載のデータ格納メモリ
    回路において、 前記第２のライト用検出回路が書き込み異常と判断した
    時、前記ライトポインタの書き込みアドレスを前記カウ
    ントアップ値とデータ長とに基づいて求められた複数個
    の特定アドレスの中からその時の示している書き込みア
    ドレスに最も近い特定アドレスに書き替えるライト用ア
    ドレス変更回路を備えたデータ格納メモリ回路。
14. 【請求項１４】 請求項１１に記載のデータ格納メモリ
    回路において、 前記第２のリード用検出回路が読み出し異常と判断した
    時、前記リードポインタの読み出しアドレスを前記カウ
    ントアップ値とデータ長とに基づいて求められた複数個
    の特定アドレスの中からその時の示している読み出しア
    ドレスに最も近い特定アドレスに書き替えるリード用ア
    ドレス変更回路を備えたデータ格納メモリ回路。
15. 【請求項１５】 データ長が決まったデータが予め定め
    られた複数回の書き込み回数に分けて順に書き込まれる
    とともに予め定めた複数回の読み出し回数に分けて順に
    読み出されるバッファメモリと、 ライト用イネーブル信号に応答してバッファメモリの書
    き込みアドレスをシフトしながら指定するライトポイン
    タと、 リード用イネーブル信号に応答してバッファメモリの読
    み出しアドレスをシフトしながら指定するリードポイン
    タとからなるデータ格納メモリ回路において、 前記ライトポインタ及びリードポインタのカウントアッ
    プ値を前記データ長の整数倍であって前記バッファメモ
    リの記憶容量を超さない複数個の値の中の最大の値をカ
    ウントアップ値として指定するポインタループ設定回路
    と、 前記複数回に分けて順に書き込まれる前記データ長が決
    まったデータの最後の書き込みが完了した時、その時の
    ライトポインタの書き込みアドレスが前記カウントアッ
    プ値とデータ長とに基づいて求められた複数個の特定ア
    ドレスのいずれにも該当しない時、書き込み異常と判断
    するライト用検出回路と、 前記読み出し回数に分けて順に読み出される前記データ
    長が決まったデータの最後の読み出しが完了した時、そ
    の時のリードポインタの読み出しアドレスが前記カウン
    トアップ値とデータ長とに基づいて求められた複数個の
    特定アドレスのいずれにも該当しない時、読み出し異常
    と判断するリード用検出回路と、 前記ライト用イネーブル信号に応答して前記書き込み回
    数をカウントするライト用カウンタと、 前記リード用イネーブル信号に応答して前記読み出し回
    数をカウントするリード用カウンタと、 前記書き込み回数に分けて順に読み出される前記データ
    長が決まったデータの最後の書き込みが完了した時、前
    記ライト用カウンタが前記書き込み回数を示していない
    時、前記データの書き込み異常と判断する第２のライト
    用検出回路と、 前記読み出し回数に分けて順に読み出される前記データ
    長が決まったデータの最後の読み出しが完了した時、前
    記読み出し回数をカウントするリード用カウンタが前記
    読み出し回数を示していない時、前記データの読み出し
    異常と判断する第２のリード用検出回路と、 前記ライト用検出回路又は第２のライト用検出回路が読
    み出し異常と判断した時、前記ライトポインタの書き込
    みアドレスを前記複数個の特定アドレスの中からその時
    の示している読み出しアドレスに最も近い特定アドレス
    に書き替えるライト用アドレス変更回路と、 前記リード用検出回路又は第２のリード用検出回路が読
    み出し異常と判断した時、前記リードポインタの読み出
    しアドレスを前記複数個の特定アドレスの中からその時
    の示している読み出しアドレスに最も近い特定アドレス
    に書き替えるリード用アドレス変更回路とを備えたデー
    タ格納メモリ回路。