JPH1011011A

JPH1011011A - プラズマディスプレイの駆動装置

Info

Publication number: JPH1011011A
Application number: JP8166364A
Authority: JP
Inventors: Shigeru Takasaki; 茂高崎; Atsushi Takahashi; 敦高橋; Yoshihiko Kobayashi; 芳彦小林; Yuuji Teronai; 雄二手呂内
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1996-06-26
Filing date: 1996-06-26
Publication date: 1998-01-16

Abstract

(57)【要約】【課題】小型、低消費電力、及び安価なプラズマディ
スプレイ（ＰＤ）の駆動装置を提供する。【解決手段】高電圧パルス発生器５２から高電圧パル
スＰｈが発生し、高圧部電源端子６１に印加される。ラ
ッチ回路６８の出力データＤ１〜Ｄ６４の“１”、
“０”に応答して、ＰＭＯＳ７０がオン／オフする。Ｐ
ＭＯＳ７０がオンすると、高圧部電源端子６１と出力端
子６６−１〜６６−６４が導通し、該端子６１上の高電
圧パルスＰｈが出力端子６６−１〜６６−６４へ出力さ
れ、ＰＤの表示電極が駆動される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、例えば、容量性負
荷の無効電力を回収する高電圧パルス発生器を有するプ
ラズマディスプレイ（以下、「ＰＤ」という）の駆動装
置に関するものである。

【０００２】

【従来の技術】従来、この種の高電圧パルス発生器を有
するＰＤの駆動装置に関する技術としては、例えば、次
のような文献に記載されるものがある。文献１：SID 87 DIGEST、（1987）（米）L.F.Weber &
M.B.Wood "Energy Recovery Sustain Circut for the A
C Plasma Display" P.92-95 文献２：特開平６−１３０９１４号公報図４は、前記文献１に記載された従来の高電圧パルス発
生器の回路図である。この高電圧パルス発生器は、負荷
容量Ｃ_Lに比べて十分大きい容量値を持つコンデンサ１
を有し、このコンデンサ１の一方の電極が、接地電位Ｖ
ｓｓに接続されている。コンデンサ１の他方の電極に
は、該コンデンサ１から負荷容量Ｃ_Lを充電するための
スイッチの役割をするＰチャネル型ＭＯＳトランジスタ
（以下、「ＰＭＯＳ」という）２及びダイオード３と、
該負荷容量Ｃ_Lを放電するためのスイッチの役割をする
ダイオード４及びＮチャネル型ＭＯＳトランジスタ（以
下、「ＮＭＯＳ」という）５とが、ループ状に接続され
ている。ダイオード３とダイオード４との接続点のノー
ドＮ１には、充放電時に負荷容量Ｃ_Lと共振回路を形成
して無効電力を回収するためのインダクタンス６の一方
の電極が接続されている。インダクタンス６の他方の電
極には、出力電圧を電位Ｖ₀に固定するためのＰＭＯＳ
７と、出力電圧を接地電位Ｖｓｓに固定するためのＮＭ
ＯＳ８と、出力端子９とが接続されている。出力端子９
に接続された負荷容量Ｃ_Lは、プラズマディスプレイパ
ネル（以下、「ＰＤＰ」という）に存在する対抗容量や
線間容量等の寄生容量であり、駆動周波数をｆ₀とする
と、通常ならｆ₀・Ｃ_L・Ｖ₀ ²の電力が無駄に消費され
てしまう。

【０００３】この図４の高電圧パルス発生器は、そのよ
うな無効電力を回収するものである。この動作を、図５
及び図６を参照しつつ説明する。図５は図４の共振回路
の等価回路図、及び図６は図４の動作波形図である。図
６に示すように、出力電圧を立ち上げる場合、ＰＭＯＳ
２をオン状態にして図５のような等価回路を形成する。
インダクタンス６及び負荷容量Ｃ_Lにより構成される共
振回路によって、出力電圧が電位Ｖ₀まで立ち上がり、
この瞬間、ＰＭＯＳ７をオン状態にして出力電圧を電位
Ｖ₀に固定する。逆に、出力電圧を立ち下げる場合、Ｎ
ＭＯＳ５をオン状態にして図５のような共振回路を構成
し、出力電圧を接地電位Ｖｓｓ（＝０Ｖ）まで立ち下
げ、ＮＭＯＳ８をオン状態にして０Ｖに固定する。これ
ら一連の動作は、図５の共振回路の動作であり、負荷容
量Ｃ_Lを充電したエネルギーが再びコンデンサ１に回収
される。また、この動作によってコンデンサ１の電位
は、自動的にＶ₀／２に固定される。この種の高電圧パ
ルス発生器を用い、複数の電極に別々のパルスを加える
駆動装置は、前記文献２に記載されている。

【０００４】図７は、前記文献２に記載された従来のＰ
Ｄの駆動装置を示す構成図である。このＰＤの駆動装置
は、クロック信号ＣＫ、データＤＡ、及びラッチイネー
ブル信号ＬＥ等を出力するゲートアレイ１１と、このゲ
ートアレイ１１によってタイミング調整される高電圧パ
ルス発生器１２とを、有している。高電圧パルス発生器
１２は、図４のような回路で構成され、高電圧パルスＰ
ｈを出力して駆動集積回路（以下、「ドライバＩＣ」と
いう）２０の高圧部電源端子２１に供給する回路であ
る。ドライバＩＣ２０は、例えば、６４ビットのシフト
レジスタ２２、６４ビットのラッチ回路２３、６４個の
レベル変換器２４、６４個のＰＭＯＳ２５、６４個のＮ
ＭＯＳ２６、及び６４本の出力端子２７−１〜２７−６
４を有し、これらの出力端子２７−１〜２７−６４がＰ
ＤＰの表示電極に接続されている。

【０００５】図８は、図７の動作波形図である。ゲート
アレイ１１からクロック信号ＣＫ及びデータＤＡが出力
されると共に、このゲートアレイ１１でタイミング調整
された高電圧パルス発生器１２から高電圧パルスＰｈが
出力され、該高電圧パルスＰｈがドライバＩＣ２０の高
圧部電源端子２１に供給される。ドライバＩＣ２０内の
シフトレジスタ２２には、点灯ドットの有無によって
“１”、“０”のデータＤＡがゲートアレイ１１から入
力され、該ゲートアレイ１１から出力されるラッチイネ
ーブル信号ＬＥによってラッチ回路２３で該シフトレジ
スタ２２の出力パラレルデータが記憶される。ラッチ回
路２３の出力データが“１”となって選択された出力端
子（例えば、２７−１）では、この出力端子２７−１に
接続されたＰＭＯＳ２５がオン状態、及びＮＭＯＳ２６
がオフ状態となり、高圧部電源端子２１に供給された高
電圧パルスＰｈが現れる。ラッチ回路２３の出力データ
が“０”となって選択されない出力端子（例えば、２７
−２）では、この出力端子２７−２に接続されたＰＭＯ
Ｓ２５がオフ状態、及びＮＭＯＳ２６がオン状態とな
り、接地電位Ｖｓｓ（＝０Ｖ）にクランプされる。

【０００６】

【発明が解決しようとする課題】しかしながら、従来の
高電圧パルス発生器を有するＰＤの駆動装置では、ドラ
イバＩＣ２０の出力段のＰＭＯＳ２５及びＮＭＯＳ２６
が、高耐圧及び大電流駆動のため、セル面積を大きくし
なければならない。そのため、ドライバＩＣ２０のチッ
プ面積が大きくなり、消費電力の増大、駆動装置全体の
大型化、及びコスト高になるという問題があった。本発
明は、前記従来技術が持っていた課題を解決し、小型、
低消費電力、及び安価なＰＤの駆動装置を提供するもの
である。

【０００７】

【課題を解決するための手段】前記課題を解決するため
に、本発明のうちの請求項１の発明は、所定のタイミン
グで高電圧パルスを発生する高電圧パルス発生器と、Ｐ
ＤＰの複数の電極を駆動する電極駆動回路（例えば、ド
ライバＩＣ）とを備え、前記電極駆動回路は、前記複数
の電極にそれぞれ接続された複数の出力端子と、前記高
電圧パルスが印加される高圧部電源端子と、複数の制御
信号に応答して前記高圧部電源端子上の前記高電圧パル
スを前記各出力端子から出力する出力部とを有するＰＤ
の駆動装置において、前記出力部を次のように構成して
いる。即ち、前記出力部は、前記高圧部電源端子と前記
各出力端子との間にそれぞれ接続され、前記各制御信号
にそれぞれ応答してオン／オフ動作する複数のトランジ
スタと、カソード側が前記高圧部電源端子に、アノード
側が前記各出力端子にそれぞれ接続された複数の第１の
ダイオードと、アノード側が基準電位に、カソード側が
前記各出力端子にそれぞれ接続された複数の第２のダイ
オードとを、有している。請求項２の発明では、請求項
１のトランジスタを、ＭＯＳトランジスタで構成してい
る。

【０００８】本発明によれば、以上のようにＰＤの駆動
装置を構成したので、高電圧パルス発生器から発生した
高電圧パルスは、電極駆動回路の高圧部電源端子に供給
される。例えば、制御信号によって選択された出力端子
では、トランジスタがオン状態となり、該出力端子が高
圧部電源端子と導通するから、この高圧部電源端子上の
高電圧パルスが該出力端子から出力される。制御信号に
よって選択されなかった出力端子（非選択の出力端子）
では、トランジスタがオフ状態となる。高圧部電源端子
上の高電圧パルスが“Ｌ”レベル（低レベル）のとき、
出力端子の電位が基準電位以下になると、第２のダイオ
ードは順方向の電位であるから電流が流れ、該基準電位
にクランプされる。高圧部電源端子の電位以上に出力端
子の電位が上がると、第１のダイオードは順方向の電位
となるから電流が流れ、高圧部電源端子の電位レベルに
クランプされる。これにより、出力端子が“Ｌ”レベル
になる。高圧部電源端子上の高電圧パルスが“Ｈ”レベ
ル（高レベル）のとき、トランジスタはオフ状態で、第
１のダイオードが逆電位であるから電流が流れない。ま
た、出力端子が基準電位以上であれば、第２のダイオー
ドは逆電位であるから電流が流れない。そのため、出力
端子がハイ・インピーダンス状態になる。従って、出力
端子には電流が流れないから、ハイ・インピーダンス前
の“Ｌ”レベル電位を保つ。

【０００９】

【発明の実施の形態】図２は、本発明の実施形態を示す
ＰＤ装置の概略の構成図である。このＰＤ装置は、例え
ば、横８９６×縦５１２ドットの表示を行うＰＤＰ３０
を有している。ＰＤＰ３０は、例えば、５１２本の走査
電極３１と、該走査電極３１に対して直交して配置され
た８９６本の表示電極３２と、該表示電極３２と平行に
配置された４４８本の補助表示電極３３とを有してい
る。各走査電極３１と表示電極３２との交差箇所には、
放電によって表示を行う表示セル３４がそれぞれ形成さ
れている。さらに、各走査電極３１と補助表示電極３３
との交差箇所にも、放電によって表示セル３４の放電を
助ける補助セル３５がそれぞれ形成されている。各表示
セル３４及び補助セル３５には、放電ガス（例えば、ヘ
リウムにキセノンを５％混入したガス）が封入されてい
る。５１２本の走査電極３１には、これに対して走査パ
ルス及び維持パルスからなる走査・維持パルスＰｓをそ
れぞれ印加する走査電極駆動装置４１が接続されてい
る。８９６本の表示電極３２には、これに対して各書込
みパルスＰｄをそれぞれ印加する表示電極駆動装置４２
が接続されている。さらに、４４８本の補助表示電極３
３には、これに対して同一の補助パルスＰａを印加する
ための補助電極駆動装置４３が共通に接続されている。

【００１０】図１は、本発明のＰＤの駆動装置の実施形
態を示すもので、図２中の表示電極駆動装置４２の一部
の構成例を示す概略の構成図である。この図１の表示電
極駆動装置は、クロック信号ＣＫ、表示用のデータＤ
Ａ、及びラッチイネーブル信号ＬＥ等を出力するゲート
アレイ５１を有し、このゲートアレイ５１に、高電圧パ
ルス発生器５２及び電極駆動回路（例えば、ドライバＩ
Ｃ）６０が接続されている。高電圧パルス発生器５２
は、ゲートアレイ５１によりタイミング調整されて表示
用の高電圧パルスＰｈを発生する回路であり、この出力
側がドライバＩＣ６０に接続されている。ドライバＩＣ
６０は、高電圧パルスＰｈが印加される高圧部電源端子
６１、基準電位（例えば、接地電位Ｖｓｓ）に保持され
る接地端子６２、クロック信号ＣＫを入力する端子６
３、データＤＡを入力する端子６４、ラッチイネーブル
信号ＬＥを入力する端子６５、及び例えば６４本の出力
端子６６−１〜６６−６４を有している。ドライバＩＣ
６０内には、端子６３，６４に接続された６４ビットの
シフトレジスタ６７が設けられ、この出力側及び端子６
５に、６４ビットのラッチ回路６８が接続されている。

【００１１】シフトレジスタ６７は、６４ビットの遅延
型フリップフロップ（Ｄ−ＦＦ）がシリアル接続された
構成を成し、クロック信号ＣＫに同期してデータＤＡを
シリアルに入力し、これをパラレルデータに変換してラ
ッチ回路６８に出力する回路である。ラッチ回路６８
は、ラッチイネーブル信号ＬＥに応答してシフトレジス
タ６７の出力データをラッチし、表示用のパラレルなデ
ータＤ１〜Ｄ６４を出力する回路であり、この出力側
に、６４個のレベル変換器６９を介して、６４個のトラ
ンジスタ（例えば、ＰＭＯＳ）７０のゲートが接続され
ている。６４個のレベル変換器６９は、ラッチ出力デー
タＤ１〜Ｄ６４の電圧レベルをシフトして制御信号を６
４個のＰＭＯＳ７０のゲートに与える回路であり、イン
バータやバッファ等で構成されている。各ＰＭＯＳ７０
のソースは高圧部電源端子６１に共通に接続され、さら
にそのドレインが出力端子６６−１〜６６−６４にそれ
ぞれ接続されている。各出力端子６６−１〜６６−６４
には、第１のダイオード７１のアノード及び第２のダイ
オード７２のカソードがそれぞれ接続されている。各ダ
イオード７１のカソードは高圧部電源端子６１に共通に
接続され、さらに各ダイオード７２のアノードが接地電
位Ｖｓｓにそれぞれ接続されている。この図１のドライ
バＩＣ６０が１４個と、ゲートアレイ５１が１個と、高
電圧パルス発生器５２が１個とで、図２の表示電極駆動
装置４２が構成されている。１４個のドライバＩＣ６０
の出力端子６６−１〜６６−６４，…は、図２の８９６
本の表示電極３２に接続されている。

【００１２】図３は、図１の表示電極駆動装置及び図２
のＰＤ装置の動作波形図である。以下、この図３を参照
しつつ、図２のＰＤ装置の全体の動作（Ａ）、及び図１
の表示電極駆動装置の動作（Ｂ）を説明する。（Ａ）図２のＰＤ装置の全体の動作例えば、補助電極駆動装置４３は、周期４μｓの補助パ
ルスＰａ（パルス幅１．５μｓ、“Ｈ”レベルＶsah 、
“Ｌ”レベルＶsal ）を出力して複数の補助電極３３に
与える。走査電極駆動装置４１は、走査パルス及びこれ
に続く維持パルスからなる走査・維持パルスＰｓを出力
して複数の走査電極３１に印加する。即ち、走査電極駆
動装置４１は、走査パルス（パルス幅１．５μｓ、バイ
アス電位Ｖｍ、負のパルス電位Ｖｋ）と、６μｓ後の２
５６個の維持パルス（周期４μｓ、負のパルス電位Ｖ
ｋ）を１番目の走査電極３１に加える。次に、前記パル
スと１周期４μｓずらした１個の走査パルスと２５６個
の維持パルスを２番目の走査電極３１に加える。同様
に、４μｓずれた走査パルスと維持パルスを順次３番目
以降の走査電極３１に加える。

【００１３】ＰＤＰ３０における補助セル３５の補助表
示電極３３と走査電極３１に、補助パルスＰａと走査パ
ルスが同時に加えられると、電極間の電位差がＶsah −
Ｖｋとなる。この時、放電ガスの放電開始電圧Ｖｆに対
してＶsah −Ｖｋ＞Ｖｆであると、放電を開始する。単
独に補助パルスＰａや維持パルスを加えられたときの電
極間の電位差は、Ｖsah −ＶｍとＶsal −Ｖｋである
が、放電ガスの最小放電維持電圧Ｖmin に対し、Ｖsah
−Ｖｍ＜Ｖmin 、Ｖsal −Ｖｋ＜Ｖmin であれば、放電
しない。よって、補助セル３５は、走査パルスを加えら
れる毎に、１番目の走査電極３１上の補助セル３５、２
番目の走査電極３１上の補助セル３５と順次補助放電す
る。走査パルスが印加されない補助セル３５は、放電し
ない。また、放電すると放電ガスの一部はイオンや励起
原子状態になる。そして、近傍の表示セル３４に、放電
ガスのイオンや励起原子が拡散する。

【００１４】一方、表示セル３４には、その表示電極３
２に表示データに従い書込みパルスＰｄが選択的に加え
られ、その走査電極３１に走査パルスが加えられる。表
示セル３４に対応する表示データが“１”の場合、表示
電極３２に電位Ｖａを加える。表示電極３２と走査電極
３１との間の電位差が、放電開始電圧Ｖｆに対し、Ｖａ
−Ｖｋ＞Ｖｆであれば、表示電極３２と走査電極３１と
の間で書込み放電が行われる。補助セル３５から拡散さ
れた放電ガスのイオンや励起原子の存在により、短時間
で書込み放電が開始し、走査パルス幅１．５μｓで十分
な書込み放電が行われる。これに対し、表示セル３４に
対応する表示データが“０”の場合、表示電極３２は電
位０が印加される。表示電極３２と走査電極３１との間
にかかる電位差はＶｋであるから、Ｖｋ＜ＶｆとＶｋを
設定すると、表示セル３４において表示電極３２と走査
電極３１との間で放電しない。

【００１５】次に、走査電極３１に維持パルスを印加す
る。この時の全ての表示電極３２には電位０を加える。
各表示セル３４の電極間の電位差はＶsus ＝Ｖｋであ
る。最低維持電圧Ｖmin ＜Ｖsus ＜放電開始電圧Ｖｆと
する。書込み放電した表示セル空間には、放電ガスのイ
オンや励起原子が残留している。このため、書込み放電
をした表示セル３４では、十分残留しているうちに電位
差Ｖsus を印加すると、放電開始電圧Ｖｆ以下でも再放
電し（これを「維持放電」という）、表示セル３４が点
灯する。維持パルスを２５６個印加すると、２５６個の
維持放電が起こる。表示セル３４の輝度は維持放電の数
に比例することから、パルス数を制御することで、表示
セル３４の輝度を変えることができる。一方、書込み放
電をしなかった表示セル３４のセル空間には、放電ガス
のイオンや励起原子が十分ないので、維持パルスを加え
られても維持放電しない。それ故、表示セル３４は不灯
のままである。以下同様に、４μｓ毎に順次２番目以降
の走査電極３１に走査パルスを印加して、表示電極３２
に表示データに対応するよう選択的に書込みパルスを加
えることで、表示セル３４で選択的に書込み放電を行う
ことができる。そして、順次維持パルスを走査電極３１
に加えることで、選択的に維持放電をさせることができ
るので、表示データをＰＤＰ３０上に表示できる。

【００１６】（Ｂ）図１の表示電極駆動装置の動作ゲートアレイ５１のタイミングに従い、高電圧パルス発
生器５２から高電圧パルスＰｈ（“Ｈ”レベルＶａ、
“Ｌ”レベル０）が発生し、高圧部電源端子６１に印加
される。一方、点灯ドット有無に対応した“１”、
“０”のデータＤＡがゲートアレイ５１から出力され、
クロック信号ＣＫに従ってシフトレジスタ６７に入力さ
れる。シフトレジスタ６７に入力されたデータは、ラッ
チイネーブル信号ＬＥによってラッチ回路６８にパラレ
ルに記憶され、該ラッチ回路６８からラッチ出力データ
Ｄ１〜Ｄ６４が出力される。ラッチ出力データＤ１〜Ｄ
６４は、各レベル変換器６９によって電圧レベルがシフ
トされ、各ＰＭＯＳ７０のゲートに印加される。データ
が“１”となって選択された出力端子（例えば、６６−
１）では、ＰＭＯＳ７０がオン状態となって高圧部電源
端子６１と導通するから、この高圧部電源端子６１に印
加された高電圧パルスＰｈが該出力端子６６−１から出
力される。ＰＤＰ３０の表示電極３２に高電圧パルスＰ
ｈが印加されて、走査電極３１に書込みパルスが加えら
れた表示セル３４は、書込み放電する。データが“０”
となって非選択された出力端子（例えば、６６−２）で
は、ＰＭＯＳ７０がオフ状態となる。

【００１７】高圧部電源端子６１上の高電圧パルスＰｈ
が“Ｌ”レベルの時、出力端子６６−１〜６６−６４の
電位が接地電位Ｖｓｓレベル以下になると、ダイオード
７２は順方向の電位であるから、電流が流れ、Ｖｓｓレ
ベルにクランプされる。高圧部電源端子６１の電位以上
に出力端子６６−１〜６６−６４の電位が上がると、ダ
イオード７１は順方向の電位となるから、電流が流れ、
高圧部電源端子６１の電位レベルにクランプされる。こ
れにより、出力端子６６−１〜６６−６４が“Ｌ”レベ
ルになる。高圧部電源端子６１上の高電圧パルスＰｈが
“Ｈ”レベルの時、ＰＭＯＳ７０はオフ状態で、ダイオ
ード７１が逆電位であるから、電流が流れない。また、
出力端子６６−１〜６６−６４がＶｓｓレベル以上であ
れば、ダイオード７２は逆電位であるから、電流が流れ
ない。これにより、出力端子６６−１〜６６−６４は、
ハイ・インピーダンス状態になる。よって、出力端子６
６−１〜６６−６４には電流が流れないから、ハイ・イ
ンピーダンス前の電位の“Ｌ”レベル電位０を保つ。こ
の時、走査電極３１に走査パルスが加えられても、表示
電極３２の電位が０であるから、表示セル３４では書込
み放電しない。このように、表示電極３２をデータに従
い選択して書込みパルスを作成でき、表示セル３４の書
込み放電／非書込み放電を選択できる。維持放電時、高
電圧パルスＰｈを“Ｌ”レベルに保つことで、全ての出
力端子６６−１〜６６−６４をＶｓｓレベルにすること
ができる。走査電極３１に維持パルスを加える間、全て
の表示電極３２をＶｓｓレベルにすることができるの
で、書込み放電した表示セル３４を維持放電させ、書込
み放電しなかった表示セル３４を非放電させることがで
きる。これにより、ＰＤＰ３０上に表示データを表示で
きる。

【００１８】以上のように、本実施形態では、次のよう
な効果がある。従来、容量性負荷の無効電力を回収でき
る図４の高電圧パルス発生器を利用した図７のドライバ
ＩＣ２０の各出力段は、セルサイズの大きい各１個ずつ
のＰＭＯＳ２５とＮＭＯＳ２６で構成されていた。これ
に対し、本実施形態では、図１のドライバＩＣ６０の各
出力段を、１個のＰＭＯＳ７０とセルサイズの小さな２
個のダイオード７１，７２で構成したので、該ドライバ
ＩＣ６０のチップサイズを小さくできる。従って、ドラ
イバＩＣ６０のコストを下げることができ、安価で低消
費電力のＰＤ装置を実現できる。

【００１９】なお、本発明は上記実施形態に限定され
ず、種々の変形が可能である。この変形例としては、例
えば、次のようなものがある。（ａ）図１の表示電極駆動装置は、図示以外の構成に
変更することも可能である。例えば、ドライバＩＣ６０
の出力段はＰＭＯＳ７０で構成されているが、これはこ
のＰＭＯＳ７０のゲート制御を行うレベル変換器６９の
回路構成が簡単になるからである。しかし、レベル変換
器６９の構成を変えることにより、ＰＭＯＳ７０に代え
て、ＮＭＯＳや、あるいはバイポーラトランジスタ等を
用いることも可能である。また、高圧部電源端子６１に
印加される高電圧パルスＰｈは、正パルスの例を説明し
たが、これを負パルスにし、ダイオード７２のアノード
を接地電位Ｖｓｓに代えて高電位にし、さらにこれらの
ダイオード７１，７２の極性を変えるような構成も可能
である。（ｂ）図１では、表示電極駆動装置の例について説明
したが、この図１の駆動装置を図２の他の電極駆動装置
に適用することも可能である。

【００２０】

【発明の効果】以上詳細に説明したように、本発明のう
ちの請求項１の発明によれば、電極駆動回路内の出力部
を、複数のトランジスタと複数の第１及び第２のダイオ
ードとを有する構成にしたので、この出力部を有する電
極駆動回路のチップサイズを小さくできる。従って、Ｐ
ＤＰの駆動装置を小型化できると共に、消費電力を低減
でき、安価なＰＤＰの駆動装置を実現できる。

【図面の簡単な説明】

【図１】本発明の実施形態を示す表示電極駆動装置の構
成図である。

【図２】本発明の実施形態を示すＰＤ装置の構成図であ
る。

【図３】図１及び図２の動作波形図である。

【図４】従来の高電圧パルス発生器の回路図である。

【図５】図４の共振回路の等価回路図である。

【図６】図４の動作波形図である。

【図７】従来のＰＤの駆動装置の構成図である。

【図８】図７の動作波形図である。

【符号の説明】

３０ＰＤＰ（プラズマディスプ
レイパネル）３１走査電極３２表示電極３３補助表示電極３４表示セル３５補助セル４１走査電極駆動装置４２表示電極駆動装置４３補助電極駆動装置５２高電圧パルス発生器６０ドライバＩＣ６１高圧部電源端子６６−１〜６６−６４出力端子６７シフトレジスタ６８ラッチ回路６９レベル変換器７０ＰＭＯＳ７１，７２ダイオード

───────────────────────────────────────────────────── フロントページの続き (72)発明者手呂内雄二東京都港区虎ノ門１丁目７番12号沖電気工業株式会社内

Claims

【特許請求の範囲】

【請求項１】所定のタイミングで高電圧パルスを発生
する高電圧パルス発生器と、プラズマディスプレイパネ
ルの複数の電極を駆動する電極駆動回路とを備え、前記電極駆動回路は、前記複数の電極にそれぞれ接続さ
れた複数の出力端子と、前記高電圧パルスが印加される
高圧部電源端子と、複数の制御信号に応答して前記高圧
部電源端子上の前記高電圧パルスを前記各出力端子から
出力する出力部とを有するプラズマディスプレイの駆動
装置において、前記出力部は、前記高圧部電源端子と前記各出力端子との間にそれぞれ
接続され、前記各制御信号にそれぞれ応答してオン／オ
フ動作する複数のトランジスタと、カソード側が前記高圧部電源端子に、アノード側が前記
各出力端子にそれぞれ接続された複数の第１のダイオー
ドと、アノード側が基準電位に、カソード側が前記各出力端子
にそれぞれ接続された複数の第２のダイオードとを、有することを特徴とするプラズマディスプレイの駆動装
置。
【請求項２】前記トランジスタは、ＭＯＳトランジス
タで構成したことを特徴とする請求項１記載のプラズマ
ディスプレイの駆動装置。