JPH0397238A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［概　要］ 半導体基板の周辺部及び内部に複数の電極パッドを持っ
て形成された高集積な半導体集積回路が、上下複数層に
形成されたインナーリードを持つ高密度なフィルムキャ
リアにより、バンプ電極を介在して実装されている構造
に形成されているため、電極パットを周辺部ばかりでな
く内部にも形成できることによる高集積化を、微細な面
積で多ピン化を可能にできることによる高機能化を、グ
ランド用及び電源用の電極パッドを十分収ることができ
ることによる高性能化及び高信頼性を、実装面積を小さ
くできることによる低コスト化及び高速化を可能とした
半導体装置。

［産業上の利用分野］ 本発明は半導体集積回路に係り、特に多ビンを要する高
集積な半導体集積回路において、バンプを使用し、高密
度なフィルムキャリアによる実装を可能にした半導体装
置に関する， ゲートアレイ等に代表される高機能を要求される半導体
集積回路においては、入力及び出力回路部が多数必要と
されることから、半導体集積回路の周辺部に多数の電極
パッドを配設し、バンプを使用し、フィルムキャリアに
よる実装を試み、一応の実績を得ているが、３００ピン
以上の超多ピンになると周辺部に多数の電極パッドを配
設するために、チップサイズが巨大化し、歩留りが極め
て低下するという問題が顕著になってきている。そこで
周辺部及び内部に高集積に多数の電極パッドを配設し、
バンプを使用し、フィルムキャリアによる実装を実現で
きる手段が要望されている。

［従来の技術］ 第３図は従来の半導体装置の模式図で、（ａ）は側断面
図、（ｂ）は平面図（たたしフィルムキャリアは図示し
ていない。）を示している９５１は半導体基板、５２は
絶縁膜、５３は電極パッド（ＡＩ）　、５４はカバー保
設膜（　ＰＳＧ膜＋プラズマ窒化膜＋ポリイミド膜）、
５５はＡｕバンプ電極（バリアメタルＴｉ／Ｐｄ膜含む
）、５６はインナーリード（ＣＩ／旧／Ａｕ）、５７は
フィルム（ポリイミド）、５８は周辺回路部、５９は内
部回路部を示している。

同図においては、半導体基板５１上の周辺部に絶縁膜５
２を介して多数の電極パッド５３が配設され、前記電極
パッド５３上にバリアメタル（Ｔｉ／Ｐｄ［）を介して
Ａｕバンブ電極５５が形成され、前記Ａｕバンプ電極５
５が通常構造のフィルムキャリアのインナーリード５６
に接続されている構造に形成されている。したがって、
半導体基板上の周辺部だけにしか多数の電極パッドを配
設できないため、電極パッドピッチ等の制約からレイア
ウト上集積度か低下し、必要数の電極パッドを搭載する
ためにチップサイズが巨大化し、歩留りが極めて低下す
るという問題がある。又、チップサイズをできるだけ小
さく抑える必要上、グランド用及び電源用の電極パッド
を十分取ることができないためノイズ特性の劣化、ＡＩ
配線のマイグレーションによる寿命の劣化等も問題とな
っている。

［発明が解決しようとする問題点］ 本発明が解決しようとする問題点は、従来例に示される
ように、半導体基板上の周辺部だけにしか多数の電極パ
ッドを配設できないため、レイアウト上集積度が低下し
、チップサイズが巨大ｆヒするため、歩留りが極めて低
下してしまうこと、チップサイズを小さく抑える必要上
、グランド用及び電源用の電極パッドを十分収ることか
できないことによるノイズ特性及びＡ１配線寿命の劣化
等を改善できなかったことである。

［問題点を解決するための手段］ 上記問題点は、半導体基板上の周辺部及び内部に配設さ
れた複数の電極パッドが、上下複数層に形戒されたイン
ナーリードを持つフィルムキャリアとバンブ電極を介在
して接続されている本発明の半導体装置によって解決さ
れる。

［作　用］ 即ち本発明の半導体装置においては、半導体基板の周辺
部及び内部に複数の電極バッドを持って形成された高集
積な半導体集積回路が、上下複数層に形成されたインナ
ーリードを持つ高密度なフィルムキャリアにより、バン
プ電，極を介在して実装されている構造に形成されてい
る。したがって、半導体基板上に多数の電極パッドを周
辺部ばかりでなく内部にも形成でき、レイアウト上の自
由度が増し、高集積化できることによりチップサイズを
縮小できるため、歩留りを改善できる９又、レイアウト
の工夫により微細な面積で多ピン化を実現でき、高機能
化を可能にすることができるため、付加価値を増すこと
ができる。さらに、グランド用及び電源用の電極パッド
を十分取ることができるためノイズ特性の劣化及びＡ１
配線のマイグレーションによる寿命の劣化等を改善する
ことができる。そのうえ、より小さいフィルムキャリア
により実装できることにより、低コスト化及び高速化を
可能にするこどもできる９即ち、極めて高葉猜、高機能
、高性能、高信頼、高速且つ低コスＩ・な半導体集積回
路の形成を可能とした半導体装置を得ることができる。

［実施例］ 以下本発明を、図示実施例により具体的に説明する。

第１図（ａＨｂ）は本発明の半導体装置における第１の
実施例の模式図、第２図は本発明の半導体装置における
第２の実施例の模式側断面図である。

全国を通じ同一対象物は同一符号で示す。

第１図は本発明の半導体装置における第１の実施例を示
す模式図で、（ａ）は側断面図を、（ｂ）は平面図（た
だしフィルムキャリアは図示していない。）を示してい
る９１は半導体基板、２は絶縁膜、３ａは周辺部の電極
パッド（ＡＩ）　、３ｂは内部の電極バッド（ＡＩ）　
、４はカバー保護膜（　ＰＳＧ膜十プラズマ窒化膜＋ポ
リイミド膜）、５はＡｕバンブ電極（バリアメタルＴｉ
／Ｐｄ膜含む）、６ａは下層インナーリード（Ｃｕ／Ｎ
ｉ／Ａｕ）　、６ｂは上層インナーリード（Ｃｕ／Ｎｉ
／Ａｕ）　、７はフィルム（ポリイミド〉、８は周辺回
路部、９は内部回路部を示している。

同図においては、半導体基板ｌ上の周辺部及び内部に絶
縁膜２を介して周辺部の電極パッド３ａ及び内部の電極
パッド３ｂが配設され、前記電極パッド（３ａ，３ｂ）
上にバリアメタル（Ｔｉ／Ｐｄ膜）を介して同一のバン
プ高さを持つＡｕバンブ電極５が形成され、前記Ａｕバ
ンブ電極５が上下二層からなり且つＡｕバンプ電極５と
の接続面が同一の高さに変形されたインナーリード（６
ａ，６ｂ）を持つフィルムキャリアに接続されている９
この際、周辺部の電極パッド３ａはＡｕバンブ電極５を
介して下層のインナーリード６ａに、内部の電極パッド
３ｂはＡｕバンブ電極５を介して上層のインナーリード
６ｂに、それぞれ接続される構造に形戒されている。し
たがって、半導体基板上に多数の電極パッドを周辺部ば
かりて゛なく内部にも形戒でき、レイアウト上の自由度
が増し、高集積化できることによりチップサイズを縮小
できるため、歩留りを改善できる。又、レイアウトの工
夫により微細な面積で多ピン化を実現でき、高機能化を
可能にすることができるため、付加価値を増すことがで
きる。さらに、グランド用及び電源用の電極パッドを十
分取ることができるためノイズ特性の劣化及びＡ１配線
のマイグレーションによる寿命の劣化等を改善すること
ができる。そのうえ、より小さいフィルムキャリアによ
り実装できることにより、低コスト化及び高速化を可能
にすることもできる。

第２図は本発明の半導体装置における第２の実施例を示
す模式側断面図で、１〜４、６８〜７は第１図と同じ物
を、５ａはバンプの高さが低いＡｕバンプ電極（周辺部
の電極パッド部〉、５ｂはバンプの高さが高いＡｕバン
プ電極（内部の電極パッド部〉を示している。

同図においては、Ａｕバンプ電極との接続面が異なる上
下二層のインナーリード（６ａ，６ｂ）を持つフィルム
キャリアにより実装されており、周辺部の電極パッド３
ａはバンブの高さが低いＡｕバンプ電極５ａを介して下
層のインナーリード６ａに、内部の電極パッド３ｂはバ
ンブの高さが高いＡｕバンプ電極５ｂを介して上層のイ
ンナーリード６ｂに、それぞれ接続されている点を除き
第１図と同じ構造に形成されている．本実施例において
も、第１の実施例と同じ効果を得ることができる。

なお、上記実施例において形成されるバンプ電極は半導
体集積回路のウエハープロセス中に電極パッド上に形戒
されても、又、前もってフィルムキャリアのインナーリ
ードに形成（転写バンブ）されても、いずれの場合に対
しても本発明は有効である。

又、上記実施例においては、上下二層のインナーリード
を持つフィルムキャリアによる実装についてのみ説明し
ているが、ポリイミド等を間に挟んだ三層以上のインナ
ーリードを持つフィルムキャリアによる実装の場合に対
しても本発明は有効である。

以上実施例に示したように、本発明の半導体装置によれ
ば、半導体基板上に多数の電極パッドを周辺部ばかりで
なく内部にも形戊でき、レイアウト上の自由度が増し、
高集積化できることによりチップサイズを縮小できるた
め、歩留りを改善できる。又、レイアウトの工夫により
微細な面積で多ピン化を実現でき、高機能化を可能にす
ることができるため、付加価値を増すことができる。さ
らに、グランド用及び電源用の電極パッドを十分取るこ
とができるため、ノイズ特性の劣化及びＡ１配線のマイ
グレーションによる寿命の劣化等を改善することができ
る。そのうえ、より小さいフィルムキャリアにより実装
できることにより、低コスト１ヒ及び高速ｆヒを可能に
することもできる。

［発明の効果］ 以上説明のように本発明によれば、多ビンを要する高集
積な半導体集積回路において、半導体基板の周辺部及び
内部に形成された複数の電極パッドが、上下複数層に形
成されたインナーリードを持つ高密度なフィルムキャリ
アにより、バンプ電極を介在して実装されている構造に
形成されているため、電極パッドを周辺部ばかりでなく
内部にも形成できることによる高集積化を、微細な面積
で多ピンｆヒを可能にできることによる高機能化を、グ
ランド用及び電源用の電極パッドを十分収ることができ
ることによる高性能化及び高信頼性を、実装面積を小さ
くできることによる低コスト化及び高速化を可能にする
ことができる。即ち、極めて高集積、高機能、高性能、
高信頼、高速且つ低コストな半導体集積回路の形成を可
能とした半導体装置を得ることができる。

【図面の簡単な説明】 第１図（ａ）（ｂ）は本発明の半導体装置における第１
の実施例の模式図、第２図は本発明の半導体装置におけ
る第２の実施例の模式側断面図、第３図（ａＨｂ）は従
来の半導体装置の模式図ある。 図において、 １は半導体基板、 ２は絶縁膜、 ３ａは周辺部の電極パッド（Ａ１）、 ３ｂは内部の電極バッド（ＡＩ）、 ４はカバー保護膜（ＰＳＧ膜＋プラズマ窒化膜十ポリイ
ミド膜）、 ５はＡｕバンプ電極（バリアメタルＴｉ／Ｐｄ膜含む） ５ａはバンプの高さが低いＡｌｌバンプ電極（周辺部の
電極パッド部）、 ５ｂはバンブの高さが高いＡｕバンブ電極（内部の電極
パッド部）、 ６ａは下層インナーリード（Ｃｕ／Ｎｉ／Ａｕ）、６ｂ
は上層インナーリード（Ｃｕ／Ｎｉ／Ａｕ）、７はフィ
ルム（ポリイミド〉、 ８は周辺回路部、 ９は内部回路部 を示す９

Claims (4)

【特許請求の範囲】
1. （１）半導体基板上の周辺部及び内部に配設された複数
   の電極パッドが、上下複数層に形成されたインナーリー
   ドを持つフィルムキャリアとバンプ電極を介在して接続
   されていることを特徴とする半導体装置。
2. （２）下層インナーリードは前記半導体基板上の周辺部
   の電極パッドと接続され、上層インナーリードは前記半
   導体基板上の内部の電極パッドと接続されていることを
   特徴とする特許請求の範囲第１項記載の半導体装置。
3. （３）バンプ電極接続面が同一高さに変形された複数層
   の、インナーリードが、同一バンプ高さを持つバンプ電
   極と接続されていることを特徴とする特許請求の範囲第
   １項記載の半導体装置。
4. （４）下層インナーリードはバンプ高さの低いバンプ電
   極と接続され、上層インナーリードはバンプ高さの高い
   バンプ電極と接続されていることを特徴とする特許請求
   の範囲第１項記載の半導体装置。