JPH0385012A - パルス発生回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、例えば液晶やラインセンサなどを駆動するパ
ルス信号を発生するパルス発生回路に関するものである
。

［従来の技術］ 従来のパルス列発生回路（ビットパターン発生回路）の
構成を第５図に示す。この回路ではクロック信号２０４
とスキャン開始パルス（ＳＴＳ）信号２０５を入力し、
カウンタ２００によりこのクロック信号２０４を計数し
て、ＲＯＭ２０１のアドレスを作成している。この回路
より出力されるビットパターンは、例えばラインセンサ
なとのにリセット信号や転送信号などを出力するための
もので、ＲＯＭ２０１にはこれら信号の周期及びクロッ
ク２０４の周期を考慮したデータが書込まれている。

カウンタ２００でアドレスされたＲＯＭ２０１のデータ
は順次読出され、ラッチタイミング発生回路２０３より
のラッチ信号によりラッチ回路２０２にラッチされる。

このラッチタイミング発生回路２０３は、カウンタ２０
０のクロック２０４とラッチ回路２０２とのタイミング
を決定するもので、クロック信号２０４を遅延あるいは
反転させた信号をラッチ信号として出力している。

［発明が解決しようとする課題］ 以上説明した従来のパルス列発生回路では、この回路よ
り出力されたビットパターンを入力する、例えばライン
センサの機種に対応したデータがＲＯＭ２０１に記憶さ
れている。このため、例えばクロック信号２０４の周期
が変更されると、ビットパターンとして駆動回路に出力
されるデータの周期が変動するため、ＲＯＭ２０１の内
容を変更して、そのクロック周期の変更に対応しなけれ
ばならなかった。

本発明は上記従来例に鑑みてなされたもので、記憶手段
に記憶されたビットパターンを変更することなく、任意
のパルス幅のパルスを出力できるパルス発生回路を提供
することを目的とする。

〔課題を解決するための手段］ 上記目的を達成するために本発明のパルス発生回路は以
下の様な構成からなる。即ち、計数クロック信号を入力
して計数する計数手段と、パルス情報を記憶し、前記計
数手段よりの計数値をアドレスとして入力する記憶手段
と、クロック信号を指定された分周比に従って分周する
分周手段と、前記クロック信号あるいは前記分周手段に
より分周されたクロック信号のいずれかを前記パルス情
報に従って選択し、前記計数手段の計数クロック信号と
して出力する選択手段とを有する。

［作用］ 以上の構成において、記憶手段は、パルス情報を記憶し
ており、計数クロック信号を入力して計数する計数手段
よりの計数値をアドレスとして入力する。クロック信号
あるいは、クロック信号を指定された分周比に従って分
周する分周手段により分周されたクロック信号のいずれ
かを、記憶手段に記憶されたパルス情報に従って選択し
、その計数手段の計数クロック信号として出力すること
により、記憶手段より読出したパルス情報のパルス幅を
任意に変更して出力することができる。

［実施例］ 以下、添付図面を参照して本発明の好適な実施例を詳細
に説明する。

［パルス列発生回路の説明　（第１図）］第１図は実施
例のパルス列発生回路の構成を示す回路図である。

図において、１００はカウンタで、ＳＴＳ信号２０５に
よりクロック信号２０４の計数を開始して、ＲＯＭ１０
１のアドレス信号を出力している。１０１はカウンタ１
００よりのアドレス信号に従って、そのアドレスに格納
されているビットパターンデータを出力するＲＯＭであ
る。１０２はラッチタイミング発生回路１０３よりのラ
ッチ信号により、ＲＯＭｌ０Ｉの出力をラッチするラッ
チ回路である。尚、これら１００〜１０３の部分は、第
５図に示す従来例の回路の２００〜２゜３のそれぞれに
対応しており、ＳＴＳ信号２０５及びクロック信号２０
４も第５図に示された信号と同じものである。

１０４はクロック切換回路で、ラッチ回路１０２にラッ
チされたＲＯＭｌ０Ｉのビットデータ１０７の値に従っ
て、クロック信号２０４あるいは分周回路１０５よりの
分周クロック１０８のいずれかを選択して、カウンタク
ロック１０９としてカウンタ１００に出力している。１
０５は分周回路で、ＳＴＳ信号２０５とクロック信号２
０４とを入力しており、分周比切換スイッチ１０６によ
り指示された分周比に従って、クロック信号２０４をＳ
ＴＳ信号２０５に同期して分周した分周クロック１０８
を出力している。

［動作説明　（第１図〜第４図）］ 第２図はＲＯＭｌ０Ｉに書込まれたデータ例を示す図で
ある。このＲＯＭｌ０Ｉはｍワード×ｎビットの容量を
有しているが、説明を簡単にするため、ここではｎ＝３
（ビット）の場合で説明する。ビットＯは後段の駆動回
路（図示せず）への初期化パルスとして利用され、ビッ
ト１は、同じく、その駆動回路の読出しパルスとして使
用されている。そして、ビット２はクロック切換回路１
０４へのクロック切換信号１０７として使用されている
。

第３図は第１図のパルス列発生回路の動作例を説明する
ための図で、ここではＲＯＭｌ０Ｉには第２図のデータ
が記・憶されており、分周比切換スイッチ１０６により
１／２の分周比が設定されているものとする。また、ク
ロック信号２０４の周期をＴ１とする。

ＳＴＳ信号２０５がハイレベルになると、カウンタ１０
０はリセットされ、そのアドレス出力１１０は“Ｏ”に
なる。ラッチタイミング発生回路１０３は、クロック信
号２０４の立下がりでラッチ信号をラッチ回路１０２に
出力しているため、タイミングＴ１でラッチ回路１０２
にＲＯＭｌ０１の“０”番地のデータ（＊＊＊・・・０
００）がラッチされる。尚、＊は任意の数を示し、これ
以降は下位３ビツトのみについて説明していく。

このとき、クロック切換信号１０７はＭＯ”であるため
、クロック切換回路１０４は、１／２に分周された分周
クロック１０８を選択してカウンタクロック１０９とし
て出力している。次にタイミングＴ２でカウンタｌＯＯ
が＋１され、次にクロック信号２０４の立下がり（タイ
ミングＴ３）でラッチ回路１０２にはＲＯＭｌ０Ｉの″
ｌ″番地のデータ（・・・ｏｏ　Ｂがラッチされる。こ
のとき、ビットＯは“１″であるため、初期化パルスが
ハイレベルとなる。

次にタイミングＴ４でクロック信号２０４が立上がると
、カウンタ１００は＋１されて、そのアドレス出力１１
０は“２”となる。そして、タイミングＴ５でラッチ回
路１０２にＲＯＭ１０２のアドレス“２“のデータ（・
・・１ｏｏ）がラッチされると、初期化パルスはロウレ
ベルに、クロック切換信号１０７はハイレベルになる。

これにより、これ以降はクロック切換回路１０４により
クロック信号２０４が選択され、カウンタクロック１０
９としてカウンタ１００に入力される。こうして、タイ
ミングＴ６で読出しパルス（ビット１）がハイレベルに
なり、タイミングＴ７でロウレベルになる。

そして、第３図から明らかなように、初期化パルス（ビ
ットＯ）のパルス幅Ｔ、が２Ｔ、であるのに対し、読出
しパルス（ビット１）のパルス幅Ｔ、は、ＴＩとなる。

第４図はクロック信号２０４の周期を第３図の場合の１
／２倍にし、ＲＯＭｌ０Ｉの内容はそのままで、分周比
切換スイッチ１０６による設定を１／４にしたときの状
態を示している。

タイミングＴＩＯでラッチ回路１０２にＲＯＭ１０１の
アドレス“Ｏ″の内容（・・・０００）がラッチされる
と、クロック切換信号１０７が“Ｏ”となり、カウンタ
クロック１０９は分周回路１０５により１／４に分周さ
れたクロック信号となる。ＲＯＭｌ０Ｉの出力データが
アドレス“１”のデータとなると、このデータはタイミ
ングＴ１１でラッチ回路１０２にラッチされる。これに
より、初期化パルス（ビットＯ）がハイレベルになる。

次に、タイミングＴ１２でラッチ回路１０２にＲＯＭｌ
０Ｉのアドレス“２”のデータ（・・・１００）がラヅ
チされると、クロック切換信号１０７（ビット２）がハ
イレベルとなり、カウンタクロック１０９はクロック信
号２０４となる。これにより、後続のタイミングＴ１３
及びＴ１４でハイレベルとなる読出しパルス（ビット１
）の周期はＴ、／２となる。これに対し、初期化パルス
のパルス幅は第３図の場合と同様に２Ｔ、どなっており
、初期化パルスのパルス幅を変更することなく、読出し
パルス幅だけを変更することができる。

これは、後段の駆動回路の初期化パルス幅をそのままに
して、その読出しパルスの周期を早くしなければならな
い時などに、ＲＯＭｌ０Ｉのデータを変更する必要がな
く、クロック信号２０４の周期と、その分周比を設定す
るだけで実現できるため極めて有効である。

尚、第１図の分周比切換スイッチ１０６の代りに、ＣＰ
Ｕなどで分周比を制御することにより、よりインテリジ
ェントなパターン発生回路となる。

又、クロック切換回路１０４を２段の場合で説明したが
、これに限定されるものでなく、より多段に切り換える
ことができる構成にすることにより、より多くのビット
パターン（パルス列）を発生できる。

以上説明したように本実施例によれば、ＲＯＭの内容を
変更することなく、出力するパルス列を自由に変更でき
る。これにより、例えば後段に接続されたラインセンサ
などに出力するビットパターンデータの自由度が増すと
いう効果がある。

［発明の効果］ 以上説明したように本発明によれば、記憶手段に記憶さ
れるビットパターンを変更することなく、任意のパルス
幅の信号を出力できる効果がある。

【図面の簡単な説明】

第１図は実施例のパルス発生回路の概略構成を示すブロ
ック図、 第２図はＲＯＭに記憶されたデータ例を示す図、 第３図は第１図の回路より出力されるパルスデータ例を
示すタイミング図、 第４図は第３図のクロック信号の周期を１／２にしたと
きの、第１図の回路より出力されるパルスデータ例を示
すタイミング図、そして第５図は従来のビットパターン
発生回路の構成を示す回路ブロック図である。 図中、１００・・・カウンタ、１０１・・・ＲＯＭ、１
０２・・・ラッチ回路、１０３・・・ラッチタイミング
発生回路、１０４・・・クロック切換回路、１０５・・
・分周回路、１０６・・・分周比切換スイッチ、１０７
・・・クロック切換信号、１０８・・・分周クロック、
１０９・・・カウンタクロック、１１０・・・アドレス
信号、２０４・・・クロック信号、２０５・・・スキャ
ン開始信号（ＳＴＳ）である。

Claims (1)

1. 【特許請求の範囲】 計数クロック信号を入力して計数する計数手段と、 パルス情報を記憶し、前記計数手段よりの計数値をアド
   レスとして入力する記憶手段と、クロック信号を指定さ
   れた分周比に従つて分周する分周手段と、 前記クロック信号あるいは前記分周手段により分周され
   たクロック信号のいずれかを前記パルス情報に従つて選
   択し、前記計数手段の計数クロック信号として出力する
   選択手段と、 を有することを特徴とするパルス発生回路。