JPH0359753A - Bidirectional bus buffer - Google Patents
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- JPH0359753A JPH0359753A JP1195844A JP19584489A JPH0359753A JP H0359753 A JPH0359753 A JP H0359753A JP 1195844 A JP1195844 A JP 1195844A JP 19584489 A JP19584489 A JP 19584489A JP H0359753 A JPH0359753 A JP H0359753A
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Abstract
Description
【発明の詳細な説明】
[産業上の利用分野]
本発明はパーソナルコンピュータ等の情報処理装置の中
のデータバスのバッファに関するものである。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a data bus buffer in an information processing device such as a personal computer.
[従来の技術]
従来よりあるデータバス用の双方向バッファとしては7
4LS245が有名である。これを第5図に示す。第3
図(α)が74LS245の回路図であり、(b)は7
4LS245のシンボル図である。(C)は74I、5
245の機能をまとめたものである。74LS245は
8ビツトの双方向バッファであり、2本の制御信号り工
RとGをもっている。Gはバッ′ファのイネーブル信号
であり、G=L(ローレベルをLと記す)のとき、イネ
ーブル、G:H(ハイレベルをHと記す)のときディス
エーブルである。G=Hのディスエーブルのときは入側
(A1〜A8)及びB側(B1〜、B8)ともにドライ
ブせず、ハイインピーダンス・状態である。DIRはデ
ィレクション信号でアリG=Lでイネーブルのとき、バ
ッファの向きを制御する。D工R=HのときはA側の信
号がB側をドライブする。すなわち、バッファの方向は
A9Bとなる。DIR=LのときはB側の信号がA側を
ドライブする。すなわち、バッファの方向はB″:>A
となる。いずれの場合も74LS245では8本の信号
(A1〜A8及びB1〜B8)は常に同じ動作をする。[Prior art] Conventionally, there are 7 bidirectional buffers for data buses.
4LS245 is famous. This is shown in FIG. Third
Figure (α) is the circuit diagram of 74LS245, and (b) is the circuit diagram of 74LS245.
FIG. 4 is a symbol diagram of 4LS245. (C) is 74I, 5
This is a summary of the functions of H.245. The 74LS245 is an 8-bit bidirectional buffer with two control signal handles R and G. G is a buffer enable signal; when G=L (low level is written as L), it is enabled; when G:H (high level is written as H), it is disabled. When G=H is disabled, both the input side (A1 to A8) and the B side (B1 to B8) are not driven and are in a high impedance state. DIR is a direction signal that controls the direction of the buffer when enabled with G=L. When D/R=H, the signal on the A side drives the B side. That is, the direction of the buffer is A9B. When DIR=L, the signal on the B side drives the A side. That is, the direction of the buffer is B″:>A
becomes. In any case, in the 74LS245, the eight signals (A1 to A8 and B1 to B8) always operate in the same way.
[発明が解決しようとする課題]
通常、データバス8ビツトは従来の双方向バスバッファ
74LS245(第5図−(h)の101)を用いてド
ライブされるが、都合の悪い場合もある。それは第5図
に示すような場合であり、これは1つの工/○アドレス
を2つの工10装置カ分割して使っている場合である。[Problems to be Solved by the Invention] Normally, the 8-bit data bus is driven using the conventional bidirectional bus buffer 74LS245 (101 in FIG. 5-(h)), but this may be inconvenient in some cases. This is the case as shown in FIG. 5, in which one address is divided into two addresses and used by 10 devices.
I10装置(インは工10アドレス領域Jと工10アド
レス領域りのビット7〜4を使っており、工10装置(
ロ)は工/百アドレス領域にと工10アドレス領域りの
ビット380を使っている。このような場合のバスバッ
ファは従来の74LS245を使うと第4図(α)、第
4図Ch)のようになる。3は工10装置(イ)で、5
は工10装置(ロ)である2は工/○装置(イ)のバス
バッファ以外の部分であり、XD7〜XDOは装置内の
内部データバスである。SD7〜SDOはシステムデー
タバスであり、第2図(α)工10装置(イ)及び第2
図(b ) I/ O装置(ロ)を含む情報処理装置の
共通パスである。2の中の信号−asy及び−〇SLは
それぞれ工10アドレス領域J及びLをデコードしたチ
ップセレクト信号である。工10装置(イ)のデータバ
スXD7〜XDOをシステムデータバスSD7〜5DO
(>接続するのにこの場合は2つの74LS245(2
つの101)が必要となる。ビット7〜4については一
03J及び−aSLのいずれかがアクティブのときバス
バッファがイネーブルとなり、ビット3〜0については
一08Jがアクティブのときバスバッファがイネーブル
となる。工10装置(ロ)についても同様に2つの74
LS245が必要となり、それぞれのバスバッファは別
々の信号により制御されている。The I10 device (in uses bits 7 to 4 of the I10 address area J and the I10 address area, and
B) uses bit 380 of the 10th address area in the 100th address area. If a conventional 74LS245 is used, the bus buffer in such a case will be as shown in FIG. 4 (α) and FIG. 4 Ch). 3 is the engineering 10 device (a), and 5
2 is a part other than the bus buffer of the equipment (A), and XD7 to XDO are internal data buses within the equipment. SD7 to SDO are system data buses, and the
Figure (b) shows a common path for information processing devices including an I/O device (b). Signals -asy and -0SL in 2 are chip select signals obtained by decoding address areas J and L, respectively. Connect the data buses XD7 to XDO of the engineering 10 equipment (a) to the system data buses SD7 to 5DO.
(> In this case, two 74LS245 (2
101) are required. For bits 7-4, the bus buffer is enabled when either 103J or -aSL is active, and for bits 3-0, the bus buffer is enabled when 108J is active. Similarly, two 74
LS245 is required and each bus buffer is controlled by a separate signal.
以上の例に示すように、1つの工/τアドレスを2つの
工10装置が分割して使っているような場合、工10装
置のバスバッファは従来の74LS245を用いた場合
、2つ必要となり、これはコスト的にも又基板のスペー
ス的にもう非常に不利であった。本発明の目的はこの点
を改善することにある。As shown in the above example, when one device/τ address is divided and used by two devices, two bus buffers are required for the device if the conventional 74LS245 is used. However, this was extremely disadvantageous in terms of cost and board space. The purpose of the present invention is to improve this point.
[課題を解決するための手段]
そのための手段は以下に示す、新たなバスバッファを提
供することによる。それはバスバッファを2つ以上のグ
ループに分け、それぞれのグループに対する制御入力を
別々に有する双方向バスバッファである。[Means for solving the problem] The means for solving the problem is to provide a new bus buffer as shown below. It is a bidirectional bus buffer that divides the bus buffer into two or more groups and has separate control inputs for each group.
[実施例コ
以下実施例に基づいて本発明の詳細な説明する。第1図
(α)が本発明による双方向バスバッファであり、同図
(b)がそのシンボル図である。[Example] The present invention will be explained in detail based on the following example. FIG. 1(α) is a bidirectional bus buffer according to the present invention, and FIG. 1(b) is its symbol diagram.
8ビツトのバスバッファはXグループとXグループの2
つに分けられる。Xグループは DXRX(direc
tion Control Of X )とGX(e
nable control of X )の2つの制
御信号によりコントロールされ、XグループはDIRX
(direction control of Y
)とG Y (enablecontrol of
Y )の2つの制御信号によりコントロールされる。ゲ
ート11はXグループのA→Bの制御をし、ゲート12
はXグループのB→Aの制御をする。同様にゲート13
.はXグループのA→Bの制御をし、ゲート14はXグ
ループのB→Aの制御をする。DIRX、GX、DIR
X。The 8-bit bus buffer has two groups:
It can be divided into The X group is DXRX (direct
tion Control of X) and GX(e
control of X), and the X group is controlled by two control signals:
(direction control of Y
) and G Y (enable control of
Y) is controlled by two control signals. Gate 11 controls A→B of X group, and gate 12
controls B→A of group X. Similarly gate 13
.. controls the A→B of the X group, and the gate 14 controls the B→A of the X group. DIRX, GX, DIR
X.
丁Tの意味については第1図(d)にまとめである。S
l、SOはグループの分け方をきめるための信号であり
、(31,5o)=(0,0)のときはA1〜A7.E
l〜B707ビツトがXグループに含まれ、A8.B8
の1ビツトがXグループに含まれる。(Sl 、30)
=(0,1)のときはXグループが6ビツト、Xグルー
プが2ビツトとなる。(si、so)とグループ分けの
関係については第1図CC>にまとめて示す。第1図(
α)において、(AI tBl )(A2.B2)(A
3.B3)(A4.B4)の4ビツトは常に(31,S
oに関係なく)Xグループに含まれ、(A8.B8)の
1ビツトは常にXグループに含まれている。(A5.B
5) (A6.B6)。The meaning of Ding T is summarized in Figure 1(d). S
l, SO are signals for deciding how to divide into groups, and when (31,5o)=(0,0), A1 to A7. E
1~B707 bits are included in the X group, A8. B8
1 bit is included in the X group. (Sl, 30)
= (0, 1), the X group has 6 bits and the X group has 2 bits. The relationship between (si, so) and grouping is summarized in FIG. 1 CC>. Figure 1 (
α), (AI tBl )(A2.B2)(A
3. B3) The 4 bits of (A4.B4) are always (31, S
o) is included in the X group, and 1 bit of (A8.B8) is always included in the X group. (A5.B
5) (A6.B6).
(A7.B7)の3ビツトは31.Soの値によってX
グループに含まれたり、Xグループに含まれたりする。The 3 bits of (A7.B7) are 31. X depending on the value of So
Included in the group or included in the X group.
これはセレクタ10によってXグループの制御信号とX
グループの制御信号を切換えることによって実現されて
いる。si、soと各ビットのグループ分けの関係も第
1図CC)にまとめである。以上が本発明による双方向
バスバッファの説明であるが、この双方向バスバッファ
を第4図(α)、(b)のI10装置に使うとどうなる
かを示したのが第2図(a)、(5)である第2図(α
) (b)の2.3,4.5は第4図(a)、(b)の
それと同一のものである。1が本発明による双方向バス
バッファであり、第4図(α)j(h)の2つの74L
S245のかわ−りに使われている。第4図(α)の工
10装置(イ)の双方向バスバッファ1についてみると
、(Sl 、5o)=(i 、1 ’)であり、第1図
(c)を見ればわかるように、XグループとXグループ
それぞれ4ビツトずつ分けられている。Xグループ(X
D7〜4)の制御端子り工RXと丁1には第4図(α)
のI10装置(イ)のXD7〜4をバッファリングして
いる74LS245のDIRとマに入っている信号と同
じ信号が入力されている又Xグループ(XD3〜0)の
制御端子り工RYとGMには第4図(α)の工/写装置
(イ)のXD3〜0をバッファリングしている74LS
24!M’)DIRと丁に入っている信号と同じ信号が
入力されている。したがってI10装置(イ)のバスバ
ッファについては第2図と第4図が全く同じ働きをする
。第4図(b)の工10装置(ロ)のバスバッファにつ
いても同じことがいえる。This is selected by the selector 10 as the control signal of the X group and
This is achieved by switching group control signals. The relationship between si, so and the grouping of each bit is also summarized in FIG. 1 (CC). The above is an explanation of the bidirectional bus buffer according to the present invention. Fig. 2 (a) shows what happens when this bidirectional bus buffer is used in the I10 device shown in Figs. 4 (α) and (b). , (5) in Figure 2 (α
) 2.3 and 4.5 in (b) are the same as those in Fig. 4 (a) and (b). 1 is a bidirectional bus buffer according to the present invention, and two 74Ls in FIG. 4(α)j(h)
It is used in place of S245. Looking at the bidirectional bus buffer 1 of the device (a) in Fig. 4 (α), (Sl, 5o) = (i, 1'), as can be seen from Fig. 1 (c). , X group and X group are divided into 4 bits each. X Group (X
Figure 4 (α) is attached to the control terminals RX and D1 of D7-4).
The same signal as that in the DIR and MA of the 74LS245 that buffers XD7 to 4 of the I10 device (A) is input to the control terminals of the X group (XD3 to 0) RY and GM. 74LS is buffering XD3 to 0 of the processing/copying device (a) in Figure 4 (α).
24! M') The same signal as that in DIR and DIR is input. Therefore, regarding the bus buffer of the I10 device (a), the functions shown in FIGS. 2 and 4 are exactly the same. The same can be said about the bus buffer of the device (b) in FIG. 4(b).
[発明の効果コ
第4図(α)、(b)の従来の双方向バスバッファを使
った例と第2図(α)、(b)の本発明による双方向バ
スバッファ1を使った例を比較すればわかるように、本
発明の双方向バスバッファを使うと、従来に比べてパッ
ファ工C(集積回路)の数をへらすことができるため、
コストを下げることができ、又、回路基板のスペースを
節約することができる。これは情報処理装置の低価格化
及び小型化に効果がある。又本発明による双方向バスバ
ッファはグループ分けの仕方が自由であるため、同一の
工aで広い応用範囲がある。[Effects of the invention] Examples using the conventional bidirectional bus buffer shown in FIGS. 4(α) and (b) and examples using the bidirectional bus buffer 1 according to the present invention shown in FIGS. 2(α) and (b) As can be seen from the comparison, the use of the bidirectional bus buffer of the present invention allows the number of buffer circuits (integrated circuits) to be reduced compared to the conventional one.
Costs can be reduced and circuit board space can be saved. This is effective in reducing the price and size of the information processing device. Furthermore, since the bidirectional bus buffer according to the present invention can be grouped freely, the same process can be used in a wide range of applications.
第1図は本発明による双方向バスバッファの実施例を示
す図である。第1図(α)は回路図、第1図(b)はシ
ンボル図、第1図(C)は51SO信号とグループ分け
の説明図であり、第1図(d)は制御信号の説明図であ
る。第2図(α)、第2図(b)は本発明による双方向
バスバッファを使った実施例を示す図である。第3図は
従来の双方向バスバッファ(74LS245)であり、
第3図(α)は回路図、第6図(b)はシンボル図、第
3図(C)は機能説明図である。第4図(α)、(b)
は第3図の実施例を示す図である第5図は第2図及び第
4図の例の説明図である1・・・・・・・・・本発明に
よる双方向バスバッファ2・・・・・・・・・工10装
置(イ)のバスバッファ以外の部分
3・・・・・・・・・工10装置(イ)4・・・・・・
・・・工10装置(ロ)のバスバッファ以外の部分
5・・・・・・・・・工/τ装置(ロ)0・・・・・・
・・・セレクタ
<1,12,13,14・・・・・・・・・ゲート01
・・・・・・従来の双方向バスバッファ(7°4LS2
45)FIG. 1 is a diagram showing an embodiment of a bidirectional bus buffer according to the present invention. Figure 1 (α) is a circuit diagram, Figure 1 (b) is a symbol diagram, Figure 1 (C) is an explanatory diagram of 51SO signals and grouping, and Figure 1 (d) is an explanatory diagram of control signals. It is. FIG. 2(α) and FIG. 2(b) are diagrams showing an embodiment using a bidirectional bus buffer according to the present invention. Figure 3 shows a conventional bidirectional bus buffer (74LS245).
FIG. 3(α) is a circuit diagram, FIG. 6(b) is a symbol diagram, and FIG. 3(C) is a functional explanatory diagram. Figure 4 (α), (b)
is a diagram showing the embodiment of FIG. 3. FIG. 5 is an explanatory diagram of the example of FIGS. 2 and 4. 1. Bidirectional bus buffer 2 according to the present invention.・・・・・・Parts other than the bus buffer of the equipment 10 (A) 3 ・・・・・・Engine 10 equipment (A) 4 ・・・・・・
... Parts other than the bus buffer of the device (b) 10......Eng/τ device (b) 0...
...Selector<1,12,13,14...Gate 01
・・・・・・Conventional bidirectional bus buffer (7°4LS2
45)
Claims (2)
トのバッファが2つ以上のグループに分けられ、それぞ
れのグループに対するバス制御端子を別々に有し、それ
ぞれのグループに対して異なったバス制御を行なえるこ
とを特徴とする双方向バスバッファ。(1) In an n-bit bidirectional bus buffer housed in one integrated circuit package, the n-bit buffer is divided into two or more groups, each having a separate bus control terminal for each group, and each A bidirectional bus buffer characterized by being able to perform different bus controls for groups of.
る際の分け方を指示する手段を有し、各グループのビッ
ト数を可変にできることを特徴とする請求項1記載の双
方向バスバッファ。(2) The bidirectional bus buffer according to claim 1, further comprising means for instructing how to divide the n-bit buffer into two or more groups, and the number of bits in each group can be made variable.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1195844A JPH0359753A (en) | 1989-07-28 | 1989-07-28 | Bidirectional bus buffer |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1195844A JPH0359753A (en) | 1989-07-28 | 1989-07-28 | Bidirectional bus buffer |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0359753A true JPH0359753A (en) | 1991-03-14 |
Family
ID=16347951
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1195844A Pending JPH0359753A (en) | 1989-07-28 | 1989-07-28 | Bidirectional bus buffer |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0359753A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007528077A (en) * | 2004-03-08 | 2007-10-04 | マイクロン テクノロジー,インコーポレイテッド | Memory hub architecture with programmable lane width |
-
1989
- 1989-07-28 JP JP1195844A patent/JPH0359753A/en active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007528077A (en) * | 2004-03-08 | 2007-10-04 | マイクロン テクノロジー,インコーポレイテッド | Memory hub architecture with programmable lane width |
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