JPH0356069A - Resonance convertor - Google Patents
Resonance convertorInfo
- Publication number
- JPH0356069A JPH0356069A JP19214189A JP19214189A JPH0356069A JP H0356069 A JPH0356069 A JP H0356069A JP 19214189 A JP19214189 A JP 19214189A JP 19214189 A JP19214189 A JP 19214189A JP H0356069 A JPH0356069 A JP H0356069A
- Authority
- JP
- Japan
- Prior art keywords
- capacitor
- inverter
- voltage
- snubber
- primary winding
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000003990 capacitor Substances 0.000 claims abstract description 45
- 238000004804 winding Methods 0.000 claims description 32
- 238000000034 method Methods 0.000 claims 1
- 238000009499 grossing Methods 0.000 abstract description 4
- 239000004575 stone Substances 0.000 abstract description 3
- 230000002123 temporal effect Effects 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 15
- 230000007423 decrease Effects 0.000 description 3
- 230000003247 decreasing effect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- XEEYBQQBJWHFJM-UHFFFAOYSA-N Iron Chemical group [Fe] XEEYBQQBJWHFJM-UHFFFAOYSA-N 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 1
- 239000002689 soil Substances 0.000 description 1
Landscapes
- Dc-Dc Converters (AREA)
Abstract
Description
【発明の詳細な説明】
[産業上の利用分野]
本発明は、一石型スイッチング電源に接続され、一次側
スナバ回路を用いた共振コンバータに関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a resonant converter connected to a single-stone switching power supply and using a primary side snubber circuit.
[従来の技術]
従来の一石型スイッチング電源に接続され、次側スナバ
回路を用いた共振コンバータとしては、例えば第1l図
に示すようなものがある。[Prior Art] An example of a resonant converter connected to a conventional single-stone switching power supply and using a next-side snubber circuit is shown in FIG. 1l.
第11図において、1は入力電源、2は出力トランス3
の1次巻線、4は出力トランス3の2次巻線、5は出力
整流用のダイオード、6は出力平滑用のコンデンサ、7
はインバータトランジスタである。インバータトランジ
スタ7にはスナバ用ダイオード8およびスナバ用のコン
デンサ9がそれぞれ並列に接続され、これらのダイオー
ド8およびコンデンサ9がスナバ回路を構成している。In Figure 11, 1 is the input power supply, 2 is the output transformer 3
4 is the secondary winding of the output transformer 3, 5 is the diode for output rectification, 6 is the capacitor for output smoothing, 7
is an inverter transistor. A snubber diode 8 and a snubber capacitor 9 are connected in parallel to the inverter transistor 7, and these diodes 8 and capacitors 9 constitute a snubber circuit.
したがって、第12図に示すように、インバータ電圧e
1のピーク値EllazがElmtx<2E(Eは電源
電圧)のとき、出力トランス3のインバータトランジス
タ7のオフ時のリセットが終了すると(Tl、参照)、
Elm*xを初期値として、2πF丁での周期で正弦波
振動をしながら、インバータ電圧e1が電源電圧Eを中
心に低下していく。この場合、インバータ電圧e1のピ
ーク値Elmrxが低下しはじめる出力トランス3のリ
セットが終了した時からコンデンサ9を流れる電流iC
は0からl次巻線2側に流れはじめ、Elnuxが電源
電圧Eに等しくなるとき(T2、参照)、−Icmaw
となり、また、EIIIIIXが最小値となるT3でO
となる。Therefore, as shown in FIG. 12, the inverter voltage e
When the peak value Ellaz of 1 is Elmtx<2E (E is the power supply voltage), when the inverter transistor 7 of the output transformer 3 is reset when it is off (see Tl),
With Elm*x as the initial value, the inverter voltage e1 decreases around the power supply voltage E while oscillating sinusoidally with a period of 2πF. In this case, the current iC flowing through the capacitor 9 from the time when the reset of the output transformer 3 is completed when the peak value Elmrx of the inverter voltage e1 starts to decrease.
begins to flow from 0 to the lth winding 2 side, and when Elnux becomes equal to the power supply voltage E (see T2), -Icmaw
And, at T3 where EIIIIX is the minimum value, O
becomes.
[発明が解決しようとする課題コ
しかしながら、このような従来の共振コンバータにあっ
ては、インバータ電圧e1が電源電圧E一ピーク値E
l +uxという電圧以下には低下しないため、最も低
下したとき、すなわちE−Elma!というタイミング
でインバータトランジスタをオフからオンに切り換えて
も、インバータトランジスタには土C(E−El用)2
・f [W]で2
示される損失が発生するという問題点があった。[Problems to be Solved by the Invention] However, in such a conventional resonant converter, the inverter voltage e1 is equal to the power supply voltage E - the peak value E
Since it does not drop below the voltage l +ux, when it drops the most, that is, E-Elma! Even if the inverter transistor is switched from off to on at this timing, the inverter transistor has soil C (for E-El)2.
・There was a problem in that a loss represented by 2 f [W] occurred.
なお、この損失はスイッチング周波数fに比例するため
、高周波数化を困難にしている原因の1つとなっている
。Note that this loss is proportional to the switching frequency f, and is one of the reasons why it is difficult to increase the frequency.
本発明は、このような従来の問題点に鑑みてなされたも
のであってE1!Il■〈2Eであっても、出力トラン
スがリセット終了してインバータ電圧e1が低下してき
たとき、e1をe1≦0にまで低下させてから、インバ
ータトランジスタをオフからオンに切り換えることによ
り、インバータトランジスタのオフからオン時の損失を
少なくするようにした共振コンバータを提供することを
目的としている。The present invention has been made in view of such conventional problems, and the E1! Even if Il■<2E, when the output transformer has finished resetting and the inverter voltage e1 has decreased, e1 can be reduced to e1≦0 and then the inverter transistor can be switched from off to on. The object of the present invention is to provide a resonant converter that reduces loss when switching from off to on.
[課題を解決するための手段]
前記目的を達成するために、本発明は、スイッチング手
段の一端を出力トランスの1次巻線に他端を入力電源の
マイナス側に接続し、前記スイッチング手段にダイオー
ドおよびスナバ用のコンデンサを並列に接続した共振コ
ンバータにおいて、前記コンデンサに、スナバ用の他の
コンデンサとスイッチからなる直列回路を並列に接続し
たものである。[Means for Solving the Problems] In order to achieve the above object, the present invention connects one end of the switching means to the primary winding of the output transformer and the other end to the negative side of the input power supply, and connects the switching means to the primary winding of the output transformer. In a resonant converter in which a diode and a snubber capacitor are connected in parallel, a series circuit consisting of another snubber capacitor and a switch is connected in parallel to the capacitor.
[作用]
本発明においては、インバータ電圧e1のピーク値E1
ffl!xがElnax <2E (E :電源電圧)
であっても、出力トランスがリセット終了してインバー
タ電圧e1が低下してきたとき、所定のタイミングでス
イッチをオフとし、スナバ用のコンデンサのうちの一方
のコンデンサの容量に切り換えて、インバータ電圧e1
をe1≦0とし、この期間中にスイッチング手段をオフ
からオンとすることにより、スイッチング手段のオフか
らオン時の損失をなくすことができる。[Function] In the present invention, the peak value E1 of the inverter voltage e1
ffl! x is Elnax <2E (E: power supply voltage)
However, when the output transformer has finished resetting and the inverter voltage e1 has decreased, the switch is turned off at a predetermined timing, the capacitance of one of the snubber capacitors is switched to the capacitance of one of the snubber capacitors, and the inverter voltage e1 is
By setting e1≦0 and turning the switching means from off to on during this period, it is possible to eliminate loss when the switching means changes from off to on.
また、スナバ用のコンデンサの容量を大きくすことかで
きるので、スイッチング手段のオンからオフ時のインバ
ータ電圧の時間的変化率を小さくすることができ、スイ
ッチング手段のオンからオフ時の損失も低減することが
できる。In addition, since the capacitance of the snubber capacitor can be increased, the time rate of change in the inverter voltage when the switching means is turned on can be reduced, and the loss when the switching means is turned off can also be reduced. be able to.
[実施例] 以下、本発明の実施例を図面に基づいて説明する。[Example] Embodiments of the present invention will be described below based on the drawings.
第l図および第2図は本発明の第1実施例を示す図であ
る。FIG. 1 and FIG. 2 are diagrams showing a first embodiment of the present invention.
まず、構成を説明すると、第1図において、11は出力
トランスであり、出力トランス11はl次巻線12、鉄
心13および2次巻線14を有している。2次巻線14
には出力平滑用コンデンサ15が並列に接続され、また
、2次巻線l4には出力整流用のダイオード16が直列
に接続されている。First, to explain the configuration, in FIG. 1, 11 is an output transformer, and the output transformer 11 has a primary winding 12, an iron core 13, and a secondary winding 14. Secondary winding 14
An output smoothing capacitor 15 is connected in parallel to the secondary winding l4, and an output rectifying diode 16 is connected in series to the secondary winding l4.
17は電源電圧Eを出力する入力電源であり、入力電源
17のプラス側には1次巻線12が接続され、この1次
巻線12と入力電源17のマイナス側との間にはスイッ
チング手段としてのインバータトランジスタ18が接続
されている。Reference numeral 17 denotes an input power source that outputs the power source voltage E. A primary winding 12 is connected to the positive side of the input power source 17, and a switching means is connected between the primary winding 12 and the negative side of the input power source 17. An inverter transistor 18 is connected thereto.
インバータトランジスタ18には、インパータ電圧e1
が負になるのを防止するためのダイオード19およびス
ナバ用コンデンサ20が並列に接続されている。2■は
他のスナバ用のコンデンサ22とスイッチ23とが直列
に接続された直列回路であり、この直列回路21は、コ
ンデンサ20に並列に接続されている。The inverter transistor 18 has an inverter voltage e1
A diode 19 and a snubber capacitor 20 are connected in parallel to prevent the voltage from becoming negative. 2) is a series circuit in which another snubber capacitor 22 and a switch 23 are connected in series, and this series circuit 21 is connected in parallel to the capacitor 20.
なお、図中、Lは出力トランス11の1次巻線12のイ
ンダクタンスを、iCはスナバ用コンデンサ20.22
を流れる電流を、それぞれ示す。In addition, in the figure, L is the inductance of the primary winding 12 of the output transformer 11, and iC is the snubber capacitor 20.22.
The current flowing through each is shown.
また、インバータトランジスタ18としてN型MOSF
ET.またはP型MOSFETを使用すれば、MOSF
ETの内蔵ダイオードで、前記ダイオード19の代用と
することができる。In addition, as the inverter transistor 18, an N-type MOSF
E.T. Or if you use P-type MOSFET, MOSFET
The built-in diode of the ET can be used in place of the diode 19.
次に、第2図に基づいて動作を説明する。Next, the operation will be explained based on FIG.
第2図において、トランジスタインバータ18がオンか
らオフになると、フライバック電圧、すなわちインバー
タ電圧e1が発生し、このインバータ電圧e1のピーク
値ElauxがEllll!!<2E (Eは電源電圧
)の時、出力トランス12のリセットが終了すると、E
1ffi1xを初期値として、T=2π ・ C1+
C2 (C1はコンデンサ20を、C2はコンデンサ
22を、それぞれ示す)の周期Tで正弦波の振動をしな
がら、インバータ電圧e1が電源電圧Eを中心に低下し
ていく。In FIG. 2, when the transistor inverter 18 is turned from on to off, a flyback voltage, that is, an inverter voltage e1, is generated, and the peak value Elaux of this inverter voltage e1 is Ellll! ! <2E (E is the power supply voltage), when the reset of the output transformer 12 is completed, E
With 1ffi1x as the initial value, T=2π ・C1+
The inverter voltage e1 decreases around the power supply voltage E while vibrating in a sinusoidal manner with a period T of C2 (C1 indicates the capacitor 20 and C2 indicates the capacitor 22, respectively).
ここで、インバータ電圧e1のピーク値E1lIXとコ
ンデンサ20.22を流れる電流icのピーク値Icm
x!とは、次式■に示すような関係が成り立つので、C
1+C2が小さくなると、ICmixが同じならば、E
l maxが等価的に大きくなしたがって、第2図の
T1の近傍のタイミング、すなわちインバータ電圧e1
が電源電圧Eに等しくなったとき(電流Icが1次巻線
12側へ最大に流れたとき)、スイッチ23をオフさせ
ることでC1+C2の容量をC1に変化させることがで
き、この場合には、2E−Elmaxまでしか低下でき
なかったインバータ電圧e1を、e1≦0にすることが
できる。この場合、インバータトランジスタ18に並列
に接続されたダイオード19があるので、インバータ電
圧e1はダイオード19の順方向電圧e1でクランプさ
れる(第2図、参照)。Here, the peak value E1lIX of the inverter voltage e1 and the peak value Icm of the current ic flowing through the capacitor 20.22
x! Since the relationship shown in the following formula ■ holds true, C
When 1+C2 becomes smaller, if ICmix is the same, E
As l max becomes equivalently larger, the timing near T1 in FIG. 2, that is, the inverter voltage e1
When becomes equal to the power supply voltage E (when the current Ic flows to the maximum to the primary winding 12 side), the capacitance of C1+C2 can be changed to C1 by turning off the switch 23. In this case, , 2E-Elmax, the inverter voltage e1 can be reduced to e1≦0. In this case, since there is a diode 19 connected in parallel to the inverter transistor 18, the inverter voltage e1 is clamped by the forward voltage e1 of the diode 19 (see FIG. 2).
したがって、−ef ≦e1≦0の期間にインバータト
ランジスタ18をオフからオンにすることにより、イン
バータトランジスタ18のオフからオン時の損失をなく
すことができる。Therefore, by turning the inverter transistor 18 from off to on during the period of -ef≦e1≦0, it is possible to eliminate the loss when the inverter transistor 18 changes from off to on.
また、スナバ用のコンデンサ20.22の放電による損
失を気にせずにすむので、スナバ用コンデンサ20.2
2の容量を容易に増加することができるため、インバー
タ電圧e1のd▼/di(elの時間的変化率)を小さ
くすることができ、インバータトランジスタ18のオン
からオフ待の損失も低減することができる。In addition, since there is no need to worry about loss due to discharge of the snubber capacitor 20.22, the snubber capacitor 20.2
Since the capacitance of the inverter transistor 18 can be easily increased, the d▼/di (temporal change rate of el) of the inverter voltage e1 can be reduced, and the loss from turning on to turning off the inverter transistor 18 can also be reduced. I can do it.
なお、第2図中T1は出力トランスのリセットが終了し
たとき、T2はインバータ電圧e1が電源電圧Eになっ
たとき、T3はスイッチ23をオフしなかったときのイ
ンバータ電圧e1が最小になるとき(従来例と同じで、
図中破線で示す)をそれぞれ示す。In addition, in Fig. 2, T1 is when the reset of the output transformer is completed, T2 is when the inverter voltage e1 becomes the power supply voltage E, and T3 is when the inverter voltage e1 becomes the minimum when the switch 23 is not turned off. (Same as the conventional example,
(indicated by broken lines in the figure) are shown respectively.
次に、第3図は本発明の第2実施例を示す図である。Next, FIG. 3 is a diagram showing a second embodiment of the present invention.
本実施例においては、コンデンサ22とスイッチ23を
直列接続した直列回路21を出力トランス11の1次巻
線12と並列であって、インバータトランジスタ18に
直列に接続している。In this embodiment, a series circuit 21 in which a capacitor 22 and a switch 23 are connected in series is connected in parallel with the primary winding 12 of the output transformer 11 and in series with the inverter transistor 18.
次に、第4図は本発明の第3実施例を示す図である。Next, FIG. 4 is a diagram showing a third embodiment of the present invention.
本実施例においては、第2実施例の直列回路21に並列
にコンデンサ20を接続している。コンデンサ20は1
次巻線12に並列に接続される。In this embodiment, a capacitor 20 is connected in parallel to the series circuit 21 of the second embodiment. Capacitor 20 is 1
It is connected in parallel to the next winding 12.
次に、第5図は本発明の第4実施例を示す図である。Next, FIG. 5 is a diagram showing a fourth embodiment of the present invention.
本実施例においては、第1実施例のコンデンサ20を1
次巻線12に並列でかつインバータトランジスタ18に
直列に接続している。直列回路21は第1実施例のよう
に、インバータトランジスタ18に並列に接続される。In this embodiment, the capacitor 20 of the first embodiment is
It is connected in parallel to the secondary winding 12 and in series with the inverter transistor 18 . The series circuit 21 is connected in parallel to the inverter transistor 18 as in the first embodiment.
次に、第6図は本発明の第5実施例を示す図である。こ
の実施例においては、インバータトランジスタ18、ダ
イオード19およびコンデンサ20の各一端を1次巻線
12の途中にそれぞれ接続している。直列回路21の一
端は1次巻線12の一端に接続され、他端は、入力電源
l7のマイナス側に接続されている。Next, FIG. 6 is a diagram showing a fifth embodiment of the present invention. In this embodiment, one end of each of an inverter transistor 18, a diode 19, and a capacitor 20 is connected midway through the primary winding 12. One end of the series circuit 21 is connected to one end of the primary winding 12, and the other end is connected to the negative side of the input power source 17.
第7図は、本発明の第6実施例を示す図である。FIG. 7 is a diagram showing a sixth embodiment of the present invention.
この実施例においては、直列回路21の一端は1次巻線
12の途中に接続され、他端は入力電源17のマイナス
側に接続されている。In this embodiment, one end of the series circuit 21 is connected to the middle of the primary winding 12, and the other end is connected to the negative side of the input power source 17.
第8図は本発明の第7実施例を示す図である。FIG. 8 is a diagram showing a seventh embodiment of the present invention.
この実施例においては、出力トランス11の1次巻線1
2とは別の1次巻線24を設け、この1次巻線24に直
列に回路21を接続している。In this embodiment, the primary winding 1 of the output transformer 11
A primary winding 24 separate from 2 is provided, and a circuit 21 is connected in series to this primary winding 24.
第2実施例〜第4実施例は、コンデンサ20とコンデン
サ22の相対的な接続を変えたものであり、第5実施例
〜第7実施例は出力トランス11を介してコンデンサ2
0とコンデンサ22を接続したものである。In the second to fourth embodiments, the relative connection between the capacitor 20 and the capacitor 22 is changed, and in the fifth to seventh embodiments, the capacitor 2 is connected via the output transformer 11.
0 and a capacitor 22 are connected.
第2実施例〜第7実施例においては第l実施例と同様な
効果を得ることができることは詳述するまでもない。It goes without saying that in the second to seventh embodiments the same effects as in the first embodiment can be obtained.
なお、シングルフォワード方式に本発明を用いるときは
、シングルフォワード方式の2次側回路を、第9図から
第10図に変更する必要がある。In addition, when using the present invention in a single forward system, it is necessary to change the secondary side circuit of the single forward system from FIG. 9 to FIG. 10.
第10図において、SW2は、T1からインバータトラ
ンジスタ18をオンするまでの期間ダイオードD1をオ
フさせたままにしておくスイッチであり、半導体や可飽
和チョークが使用可能である。In FIG. 10, SW2 is a switch that keeps the diode D1 off during the period from T1 until the inverter transistor 18 is turned on, and a semiconductor or a saturable choke can be used.
また、第1実施例〜第7実施例において、出力トランス
11を入力電源17のマイナス側に接続し、インバータ
トランジスタ18を入力電源17のプラス側に接続して
も同様な効果が得られることは明らかである。Furthermore, in the first to seventh embodiments, the same effect can be obtained even if the output transformer 11 is connected to the negative side of the input power source 17 and the inverter transistor 18 is connected to the positive side of the input power source 17. it is obvious.
[発明の効果]
以上説明してきたように、本発明によれば、インバータ
電圧のピーク値が電源電圧×2以下であっても、出力ト
ランスがリセット終了してインバータ電圧が低下してき
たとき、これをゼロにまで低下させてから、インバータ
トランジスタをオフからオンさせることにより、インバ
ータトランジスタのオフからオン時の損失を少なくする
ことができる。[Effects of the Invention] As explained above, according to the present invention, even if the peak value of the inverter voltage is less than or equal to the power supply voltage x 2, when the output transformer has finished resetting and the inverter voltage has decreased, By reducing the inverter transistor to zero and then turning on the inverter transistor from off, it is possible to reduce the loss when the inverter transistor changes from off to on.
また、スナバ用コンデンサ放電による損失を気にせずに
すむので、スナバ用コンデンサの容量を容易に増加する
ことができ、インバータトランジスタのオンからオフ時
のインバータ電圧の時間的な変化率を小さくすることが
できるので、インバータトランジスタのオンからオフ時
の損失も低減することができる。In addition, since there is no need to worry about loss due to snubber capacitor discharge, the capacity of the snubber capacitor can be easily increased, and the rate of change in inverter voltage over time when the inverter transistor is turned on to off can be reduced. Therefore, loss when the inverter transistor is turned on and turned off can also be reduced.
第1図は本発明の第1実施例を示す図、第2図は波形図
、
第3図は本発明の第2実施例を示す図、第4図は本発明
の第3実施例を示す図、第5図は本発明の第4実施例を
示す図、第6図は本発明の第5実施例を示す図、第7図
は本発明の第6実施例を示す図、第8図は本発明の第7
実施例を示す図、第9図は従来の2次側回路図、
第10図はシングルフォワード方式の2次側回路図、
第11図は従来例を示す図、
第12図は従来の波形図である。
図中、
11・・・出力トランス、
12・・・1次巻線、
13・・・鉄心、
14・・・2次巻線、
15・・・出力平滑用コンデンサ、
16・・・出力整流用ダイオード、
17・・・入力電源、
18・・・インバータトランジスタ
(スイッチング手段)
19・・・ダイオード、
20・・・スナバ用コンデンサ、
21・・・直列回路、
22・・・スナバ用コンデンサ、
23・・・スイッチ、
24・・・他のl次巻線。
第2図
2]
第6図
第8図
第12図Fig. 1 is a diagram showing a first embodiment of the present invention, Fig. 2 is a waveform diagram, Fig. 3 is a diagram showing a second embodiment of the invention, and Fig. 4 is a diagram showing a third embodiment of the invention. 5 shows a fourth embodiment of the invention, FIG. 6 shows a fifth embodiment of the invention, FIG. 7 shows a sixth embodiment of the invention, and FIG. is the seventh aspect of the present invention.
Figure 9 is a conventional secondary side circuit diagram, Figure 10 is a single forward system secondary side circuit diagram, Figure 11 is a diagram showing a conventional example, Figure 12 is a conventional waveform diagram. It is. In the figure, 11...Output transformer, 12...Primary winding, 13...Iron core, 14...Secondary winding, 15...Output smoothing capacitor, 16...Output rectification Diode, 17... Input power supply, 18... Inverter transistor (switching means) 19... Diode, 20... Snubber capacitor, 21... Series circuit, 22... Snubber capacitor, 23. ...Switch, 24...Other l-order winding. Figure 2 2] Figure 6 Figure 8 Figure 12
Claims (7)
線に他端を入力電源のマイナス側に接続し、前記スイッ
チング手段にダイオードおよびスナバ用のコンデンサを
並列に接続した共振コンバータにおいて、前記コンデン
サに、スナバ用の他のコンデンサとスイッチからなる直
列回路を並列に接続したことを特徴とする共振コンバー
タ。(1) In a resonant converter in which one end of the switching means is connected to the primary winding of an output transformer and the other end is connected to the negative side of the input power supply, and a diode and a snubber capacitor are connected in parallel to the switching means, the capacitor is A resonant converter characterized in that a series circuit consisting of a snubber capacitor and a switch is connected in parallel.
イッチング手段に直列に接続したことを特徴とする前記
請求項1記載の共振コンバータ。(2) The resonant converter according to claim 1, wherein the series circuit is connected in parallel to the primary winding and in series to the switching means.
に接続したことを特徴とする前記請求項2記載の共振コ
ンバータ。(3) The resonant converter according to claim 2, wherein the snubber capacitor is connected in parallel to the series circuit.
でかつ前記スイッチング手段に直列に接続したことを特
徴とする前記請求項1記載の共振コンバータ。(4) The resonant converter according to claim 1, wherein the snubber capacitor is connected in parallel to the primary winding and in series with the switching means.
記スナバ用のコンデンサの各一端を前記1次巻線の途中
に接続したことを特徴とする前記請求項1記載の共振コ
ンバータ。(5) The resonant converter according to claim 1, wherein one end of each of the switching means, the diode, and the snubber capacitor is connected in the middle of the primary winding.
したことを特徴とする前記請求項1記載の共振コンバー
タ。(6) The resonant converter according to claim 1, characterized in that one end of the series circuit is connected in the middle of the primary winding.
次巻線に接続したことを特徴とする前記請求項1記載の
共振コンバータ。(7) Another method in which the series circuit is provided separately from the primary winding.
The resonant converter according to claim 1, wherein the resonant converter is connected to the next winding.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1192141A JP2656625B2 (en) | 1989-07-25 | 1989-07-25 | Resonant converter |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1192141A JP2656625B2 (en) | 1989-07-25 | 1989-07-25 | Resonant converter |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0356069A true JPH0356069A (en) | 1991-03-11 |
JP2656625B2 JP2656625B2 (en) | 1997-09-24 |
Family
ID=16286374
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1192141A Expired - Fee Related JP2656625B2 (en) | 1989-07-25 | 1989-07-25 | Resonant converter |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2656625B2 (en) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0393466A (en) * | 1989-09-05 | 1991-04-18 | Kyushu Univ | Power unit |
JPH03207263A (en) * | 1990-01-09 | 1991-09-10 | Sanken Electric Co Ltd | Switching power supply |
JPH03222671A (en) * | 1990-01-25 | 1991-10-01 | Sanken Electric Co Ltd | Switching power supply |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02155470A (en) * | 1988-12-05 | 1990-06-14 | Fujitsu Denso Ltd | Switching circuit |
-
1989
- 1989-07-25 JP JP1192141A patent/JP2656625B2/en not_active Expired - Fee Related
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02155470A (en) * | 1988-12-05 | 1990-06-14 | Fujitsu Denso Ltd | Switching circuit |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0393466A (en) * | 1989-09-05 | 1991-04-18 | Kyushu Univ | Power unit |
JPH03207263A (en) * | 1990-01-09 | 1991-09-10 | Sanken Electric Co Ltd | Switching power supply |
JPH03222671A (en) * | 1990-01-25 | 1991-10-01 | Sanken Electric Co Ltd | Switching power supply |
Also Published As
Publication number | Publication date |
---|---|
JP2656625B2 (en) | 1997-09-24 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6992902B2 (en) | Full bridge converter with ZVS via AC feedback | |
US6392902B1 (en) | Soft-switched full-bridge converter | |
US5459650A (en) | Power supply circuit | |
US5383106A (en) | Regenerative control type switching power source device | |
EP0518300B1 (en) | Power supply circuit | |
JP3475892B2 (en) | Switching power supply | |
JPH03135368A (en) | Dc-dc converter | |
US5172308A (en) | DC-DC converter with transformer having a single secondary winding | |
JPS5950781A (en) | Inverter device | |
JP2513381B2 (en) | Power supply circuit | |
JPH0356069A (en) | Resonance convertor | |
JP2001085980A (en) | Circuit device | |
JP3593837B2 (en) | Flyback type DC-DC converter | |
JPH11196572A (en) | Switching power supply device | |
JP3800387B2 (en) | Switching power supply | |
JP2551403Y2 (en) | Power supply | |
JP2538699Y2 (en) | Full bridge type inverter | |
JP2803176B2 (en) | Switching power supply | |
JP2583400Y2 (en) | Switching regulator | |
JP2001218463A (en) | Power conversion circuit | |
JPH03107368A (en) | Dc-dc converter | |
JPS6022588B2 (en) | Series resonant DC-DC converter | |
JPH01291663A (en) | Dc converter | |
JPH0614553A (en) | Power converter | |
JPH04161065A (en) | Power supply circuit |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |