JPH0354795A - 半導体記憶回路 - Google Patents
半導体記憶回路Info
- Publication number
- JPH0354795A JPH0354795A JP1189485A JP18948589A JPH0354795A JP H0354795 A JPH0354795 A JP H0354795A JP 1189485 A JP1189485 A JP 1189485A JP 18948589 A JP18948589 A JP 18948589A JP H0354795 A JPH0354795 A JP H0354795A
- Authority
- JP
- Japan
- Prior art keywords
- sense amplifier
- circuit
- activation
- sense amplifiers
- time difference
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 16
- 230000004913 activation Effects 0.000 claims abstract description 31
- 239000000872 buffer Substances 0.000 claims abstract description 7
- 230000003213 activating effect Effects 0.000 abstract 2
- 238000007599 discharging Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 9
- 230000000694 effects Effects 0.000 description 2
- 238000001514 detection method Methods 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体記憶回路に関し、特にセンスアンプの活
性タイミングを改良した半導体記憶回路に関する。
性タイミングを改良した半導体記憶回路に関する。
従来、かかる半導体記憶回路は記憶素子から読み出しバ
ス線を介して読み出したデータをセンスアンプで増幅し
て同時に出力回路に送出している。
ス線を介して読み出したデータをセンスアンプで増幅し
て同時に出力回路に送出している。
第３図はかかる従来の一例を示す半導体記憶回路の主要
部のブロック図であり、また第４図は第３図における各
種信号の波形図である。
部のブロック図であり、また第４図は第３図における各
種信号の波形図である。
第３図および第４図に示すように、かかる半導体記憶回
路は４個の出力回路を有する場合であり、特に読み出し
動作回路を中心にして示している。
路は４個の出力回路を有する場合であり、特に読み出し
動作回路を中心にして示している。
まず、アドレスバ，ファ１はアドレス人力Ａ０〜Ａ．を
入力し、これと同相及び逆相の内部信号Ａ６’〜Ａ Ｈ
’およびλ′。〜Ｘ′ゎを出力する。このアドレスバ
ッファｌはアドレス人力Ａ０〜Ａ１の変化を感知して、
内部ワンショット信号ＯＳＯ〜ＯＳｎを発生するアドレ
ス変化検知回路を備えている。
入力し、これと同相及び逆相の内部信号Ａ６’〜Ａ Ｈ
’およびλ′。〜Ｘ′ゎを出力する。このアドレスバ
ッファｌはアドレス人力Ａ０〜Ａ１の変化を感知して、
内部ワンショット信号ＯＳＯ〜ＯＳｎを発生するアドレ
ス変化検知回路を備えている。
センスアンプ活性回路２はアドレスバッファｌからのフ
ンショット信号ＯＳＯ〜ＯＳｎを入力し、そのＯ’Ｒ論
理によりセンスアンプ活性信号ＳＥを出力する。また、
センスアンプ３はセンスアンプ活性回路２からの活性化
信号ＳＥに伴なって読み出しバス線ＤＢＩ〜ＤＢ４およ
びＤＢＩ−ＤＢ４の微少電位差を増幅し、センスアンプ
出力ＳＡ１〜ＳＡ４およびＳＡＩ〜ＳＡ４を出力回路４
に送出する。この出力回路４は読み出し情報としてのデ
ータ出力ＤＯＩ〜ＤＯ４を出力することにより、読み出
し動作を完了する。
ンショット信号ＯＳＯ〜ＯＳｎを入力し、そのＯ’Ｒ論
理によりセンスアンプ活性信号ＳＥを出力する。また、
センスアンプ３はセンスアンプ活性回路２からの活性化
信号ＳＥに伴なって読み出しバス線ＤＢＩ〜ＤＢ４およ
びＤＢＩ−ＤＢ４の微少電位差を増幅し、センスアンプ
出力ＳＡ１〜ＳＡ４およびＳＡＩ〜ＳＡ４を出力回路４
に送出する。この出力回路４は読み出し情報としてのデ
ータ出力ＤＯＩ〜ＤＯ４を出力することにより、読み出
し動作を完了する。
第５図は第３図に示すセンスアンプの回路図である。
第５図に示すように、かかるセンスアンプ３はＮチャネ
ルＭＯＳ｝ランジスタＴ１〜Ｔ３と、ＰチャネルＭＯＳ
｝ランジスタＴ４〜Ｔ６とから構威され、その制御はセ
ンスアンプ活性化信号ＳＥによって行なわれる。すなわ
ち、センスアンプ回路３はセンスアンプ活性化信号ＳＥ
をＰチャネルＭＯＳ｝ランジスタＴ６のゲート入力とす
る差動型センスアンプを構成している。まず、読み出し
開始時にセンスアンプ活性化信号ＳＥが、第４図に示す
ように ｍＨ″レベルから“Ｌ”レベルに向かうことに
より、ＰチャネルＭＯＳ｝ランジスタＴ６がＯＮになり
、センスアンプ出力ＳＡＩ−ＳＡ４およびＳＡＩ〜ＳＡ
４を等電位にする。次に、センスアンプ活性化信号ＳＥ
が“Ｌ”レベルから“Ｈ”レベルに向うと、Ｐチャネル
ＭＯＳ｝ランジスタＴ，はＯＦＦになり、センスアンブ
３は故性化され、センスアンプ出力ＳＡＯ〜ＳＡ４およ
びＳＡＩ〜ＳＡ４に増幅データが現われる。このように
、センスアンプ活性信号ＳＥを用いると、センスアンプ
３は等電位から開き始めることができ、高速なセンスア
ンプを実現することができる。
ルＭＯＳ｝ランジスタＴ１〜Ｔ３と、ＰチャネルＭＯＳ
｝ランジスタＴ４〜Ｔ６とから構威され、その制御はセ
ンスアンプ活性化信号ＳＥによって行なわれる。すなわ
ち、センスアンプ回路３はセンスアンプ活性化信号ＳＥ
をＰチャネルＭＯＳ｝ランジスタＴ６のゲート入力とす
る差動型センスアンプを構成している。まず、読み出し
開始時にセンスアンプ活性化信号ＳＥが、第４図に示す
ように ｍＨ″レベルから“Ｌ”レベルに向かうことに
より、ＰチャネルＭＯＳ｝ランジスタＴ６がＯＮになり
、センスアンプ出力ＳＡＩ−ＳＡ４およびＳＡＩ〜ＳＡ
４を等電位にする。次に、センスアンプ活性化信号ＳＥ
が“Ｌ”レベルから“Ｈ”レベルに向うと、Ｐチャネル
ＭＯＳ｝ランジスタＴ，はＯＦＦになり、センスアンブ
３は故性化され、センスアンプ出力ＳＡＯ〜ＳＡ４およ
びＳＡＩ〜ＳＡ４に増幅データが現われる。このように
、センスアンプ活性信号ＳＥを用いると、センスアンプ
３は等電位から開き始めることができ、高速なセンスア
ンプを実現することができる。
上述した従来の半導体記憶回路は、複数の出力回路を有
し、その各出力回路からデータを同時刻に読み出してい
る。そのため、データ“Ｏ′を読み出す時、ＧＮＤ電源
に流れ込む放電電流が大きくなり、第４図に示す放電電
流によりＧＮＤＷ源の揺れが大きくなる。このＧＮＤ電
源が揺れると、例えば入力初段の入力レベル電圧の実力
値を悪化させる等種々の欠点が発生する。
し、その各出力回路からデータを同時刻に読み出してい
る。そのため、データ“Ｏ′を読み出す時、ＧＮＤ電源
に流れ込む放電電流が大きくなり、第４図に示す放電電
流によりＧＮＤＷ源の揺れが大きくなる。このＧＮＤ電
源が揺れると、例えば入力初段の入力レベル電圧の実力
値を悪化させる等種々の欠点が発生する。
本発明の目的は、かかるＧＮＤ電源の揺れを防止する半
導体記憶回路を提供することにある。
導体記憶回路を提供することにある。
本発明の半導体記憶回路は、それぞれ異なった読み出し
バス線に接続される複数のセンスアンプト、複数のアド
レス入力がアドレスバッファを介して接続されるセンス
アンプ活性回路と、前記センスアンプにそれぞれ接続さ
れる複数の出力回路と、前記センスアンプに接続され且
つ前記センスアンプ活性回路からの活性信号に基づきそ
の各々の活性時刻に時間差を与える複数の遅延回路とを
有して構或される。
バス線に接続される複数のセンスアンプト、複数のアド
レス入力がアドレスバッファを介して接続されるセンス
アンプ活性回路と、前記センスアンプにそれぞれ接続さ
れる複数の出力回路と、前記センスアンプに接続され且
つ前記センスアンプ活性回路からの活性信号に基づきそ
の各々の活性時刻に時間差を与える複数の遅延回路とを
有して構或される。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例を示す半導体記憶回路の主要
部のブロック図である。
部のブロック図である。
第１図に示すように、本実施例は、アドレスバッファ１
と、センスアンプ３と、出力回路４と、センスアンプ活
性回路２および遅延回路５を有するが、１〜４の各回路
については、前述した従来例の構或と同じである。すな
わち、従来のセンスアンプ３を活性化する信号は同一の
信号ＳＥで行っていたのに対し、本実施例では遅延回路
５を介して各々に時間差を与えたセンスアンプ活性信号
ＳＥＩ〜ＳＥ４で行うようにした点が異なっている。ま
た、記憶素子から読み出しバス線ＤＢ１〜ＤＢ４および
ＤＢ１〜ＤＢ４を介してデータをセンスアンブ３に読み
出す動作も従来例と同様に行なうので、説明を省略する
。
と、センスアンプ３と、出力回路４と、センスアンプ活
性回路２および遅延回路５を有するが、１〜４の各回路
については、前述した従来例の構或と同じである。すな
わち、従来のセンスアンプ３を活性化する信号は同一の
信号ＳＥで行っていたのに対し、本実施例では遅延回路
５を介して各々に時間差を与えたセンスアンプ活性信号
ＳＥＩ〜ＳＥ４で行うようにした点が異なっている。ま
た、記憶素子から読み出しバス線ＤＢ１〜ＤＢ４および
ＤＢ１〜ＤＢ４を介してデータをセンスアンブ３に読み
出す動作も従来例と同様に行なうので、説明を省略する
。
第２図は第１図における各種信号の波形図である。
第２図に示すように、アドレス人力Ａ０〜Ａ，と、ワン
ショット信号ＯＳＯ〜ＯＳｎと、センスアンプ活性信号
ＳＥとは、前述した第４図と同一テアる。本実施例はセ
ンスアンプ活性信号ＳＥ１〜ＳＥ４に示すように、各遅
延回路５によりセンスアンプ活性信号ＳＥＬ−ＳＥ４に
時間差が生じる。従って、各センスアンプ３の出力ＳＡ
Ｉ〜ＳＡ４およびＳＡＩ〜ＳＡ４はそれぞれ時間差を有
し、またこの各センスアンプ出力により、出力回路４か
らのデータ出力Ｄ０１〜ＤＯ４も時間差を生じる．この
ように、各出力回路４は微少な時間差をもってデータを
出力するため、ＧＮＤに流れ込む電流、すなわち放電電
流が小さくなる。それ故．ＧＮＤ電源の揺れは小さくな
る。
ショット信号ＯＳＯ〜ＯＳｎと、センスアンプ活性信号
ＳＥとは、前述した第４図と同一テアる。本実施例はセ
ンスアンプ活性信号ＳＥ１〜ＳＥ４に示すように、各遅
延回路５によりセンスアンプ活性信号ＳＥＬ−ＳＥ４に
時間差が生じる。従って、各センスアンプ３の出力ＳＡ
Ｉ〜ＳＡ４およびＳＡＩ〜ＳＡ４はそれぞれ時間差を有
し、またこの各センスアンプ出力により、出力回路４か
らのデータ出力Ｄ０１〜ＤＯ４も時間差を生じる．この
ように、各出力回路４は微少な時間差をもってデータを
出力するため、ＧＮＤに流れ込む電流、すなわち放電電
流が小さくなる。それ故．ＧＮＤ電源の揺れは小さくな
る。
尚、上述した実施例においては、４つの出力回路で構成
される半導体記憶回路を例にとって説明したが、本発明
における出力回路の数は複数個の場合にすべて適用する
ことができる。
される半導体記憶回路を例にとって説明したが、本発明
における出力回路の数は複数個の場合にすべて適用する
ことができる。
以上説明したように、本発明の半導体記憶回路は、各セ
ンスアンプを遅延回路を介して活性化し、各出力回路か
らのアクセスタイムに微少な時間差を形戊することによ
り、データ“０″の読み出し時にＧＮＤ電源に流れ込む
放電電流のピーク値を減少させることができるので、Ｇ
ＮＤ電源の揺れを抑制することができるという効果があ
る。
ンスアンプを遅延回路を介して活性化し、各出力回路か
らのアクセスタイムに微少な時間差を形戊することによ
り、データ“０″の読み出し時にＧＮＤ電源に流れ込む
放電電流のピーク値を減少させることができるので、Ｇ
ＮＤ電源の揺れを抑制することができるという効果があ
る。
第１図は本発明の一実施例を示す半導体記憶回路の主要
部のブロック図、第２図は第１図における各種信号の波
形図、第３図は従来の一例を示す半導体記憶回路の主要
部のブロック図、第４図は第３図における各種信号の波
形図、第５図は第３図に示すセンスアンプの回路図であ
る。 ｌ・・・・・・アドレスバッファ、２・・・・・・セン
スアンプ活性回路、３・・・・・・センスアンプ、４・
・・・・・出力回路、５・・・・・・遅延回路、 Ａ０〜Ａ１・・・・・アドレス入力、Ａｏ′〜Ａ，′
；τ。′〜Ｘ．′・・・・・・内部アドレス信号、ＯＳ
Ｏ〜ＯＳｎ・・・・・・ワンショット信号、ＤＢｌ〜Ｄ
Ｂ４，ＤＢＩ〜ＤＢ４・・・・・・読み出しバス線、Ｓ
Ｅ，ＳＦＩ〜ＳＥ４・・・・・・センスアンプ活性信号
、ＳＡＩ〜ＳＡ４：ＳＡＩ〜ＳＡ４・・・・・・センス
アンプ出力、ＤＯ１〜ＤＯ４・・・・・・データ出力。
部のブロック図、第２図は第１図における各種信号の波
形図、第３図は従来の一例を示す半導体記憶回路の主要
部のブロック図、第４図は第３図における各種信号の波
形図、第５図は第３図に示すセンスアンプの回路図であ
る。 ｌ・・・・・・アドレスバッファ、２・・・・・・セン
スアンプ活性回路、３・・・・・・センスアンプ、４・
・・・・・出力回路、５・・・・・・遅延回路、 Ａ０〜Ａ１・・・・・アドレス入力、Ａｏ′〜Ａ，′
；τ。′〜Ｘ．′・・・・・・内部アドレス信号、ＯＳ
Ｏ〜ＯＳｎ・・・・・・ワンショット信号、ＤＢｌ〜Ｄ
Ｂ４，ＤＢＩ〜ＤＢ４・・・・・・読み出しバス線、Ｓ
Ｅ，ＳＦＩ〜ＳＥ４・・・・・・センスアンプ活性信号
、ＳＡＩ〜ＳＡ４：ＳＡＩ〜ＳＡ４・・・・・・センス
アンプ出力、ＤＯ１〜ＤＯ４・・・・・・データ出力。
Claims (1)
- それぞれ異なった読み出しバス線に接続される複数のセ
ンスアンプと、複数のアドレス入力がアドレスバッファ
を介して接続されるセンスアンプ活性回路と、前記セン
スアンプにそれぞれ接続される複数の出力回路と、前記
センスアンプに接続され且つ前記センスアンプ活性回路
からの活性信号に基づきその各々の活性時刻に時間差を
与える複数の遅延回路とを有することを特徴とする半導
体記憶回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1189485A JPH0354795A (ja) | 1989-07-21 | 1989-07-21 | 半導体記憶回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1189485A JPH0354795A (ja) | 1989-07-21 | 1989-07-21 | 半導体記憶回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0354795A true JPH0354795A (ja) | 1991-03-08 |
Family
ID=16242051
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1189485A Pending JPH0354795A (ja) | 1989-07-21 | 1989-07-21 | 半導体記憶回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0354795A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5883847A (en) * | 1996-07-11 | 1999-03-16 | Nec Corporation | Semiconductor memory device capable of reducing power supply noise caused by output data therefrom |
| KR20000061126A (ko) * | 1999-03-18 | 2000-10-16 | 이창진 | 자성을 이용한 물을 음이온화 시키고 자성을 띠는 이물질을 제거하고 이온화된 중금속제거 건강그릇컵 |
| WO2004077443A1 (ja) * | 2003-02-27 | 2004-09-10 | Fujitsu Limited | 半導体記憶装置 |
| US6813207B2 (en) | 2002-01-11 | 2004-11-02 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57195381A (en) * | 1981-05-26 | 1982-12-01 | Toshiba Corp | Semiconductor memory |
| JPS63183693A (ja) * | 1987-01-23 | 1988-07-29 | Mitsubishi Electric Corp | 半導体記憶装置 |
-
1989
- 1989-07-21 JP JP1189485A patent/JPH0354795A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57195381A (en) * | 1981-05-26 | 1982-12-01 | Toshiba Corp | Semiconductor memory |
| JPS63183693A (ja) * | 1987-01-23 | 1988-07-29 | Mitsubishi Electric Corp | 半導体記憶装置 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5883847A (en) * | 1996-07-11 | 1999-03-16 | Nec Corporation | Semiconductor memory device capable of reducing power supply noise caused by output data therefrom |
| KR20000061126A (ko) * | 1999-03-18 | 2000-10-16 | 이창진 | 자성을 이용한 물을 음이온화 시키고 자성을 띠는 이물질을 제거하고 이온화된 중금속제거 건강그릇컵 |
| US6813207B2 (en) | 2002-01-11 | 2004-11-02 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
| WO2004077443A1 (ja) * | 2003-02-27 | 2004-09-10 | Fujitsu Limited | 半導体記憶装置 |
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