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JPH0346349A - 半導体装置 - Google Patents

半導体装置

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Publication number
JPH0346349A
JPH0346349A JP18226489A JP18226489A JPH0346349A JP H0346349 A JPH0346349 A JP H0346349A JP 18226489 A JP18226489 A JP 18226489A JP 18226489 A JP18226489 A JP 18226489A JP H0346349 A JPH0346349 A JP H0346349A
Authority
JP
Japan
Prior art keywords
wiring
gate
layer
layers
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP18226489A
Other languages
English (en)
Inventor
Mitsuo Usami
光雄 宇佐美
Hiroyuki Akimori
秋森 裕之
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Priority to JP18226489A priority Critical patent/JPH0346349A/ja
Priority to EP19900113461 priority patent/EP0408060A2/en
Publication of JPH0346349A publication Critical patent/JPH0346349A/ja
Pending legal-status Critical Current

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    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/118Masterslice integrated circuits
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/0002Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

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  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 [産業上の利用分野] 本発明は、半導体装置に適用して有効な技術に関するも
ので、特に多数の積層配線層を備える半導体装置に利用
して有効な技術に関するものである。
[従来の技術] 多数の積層配g層を備える半導体装置としてゲートアレ
イが知られている。これは予め半導体基板上にMISF
ET等を列状に形成し、その上にAQをデポジションす
るマスタ工程と称される工程を行なった後に該ウェーハ
をストックしておき、後のユーザー仕様(顧客要求)に
応じて、スライス工程と称される工程において該ストッ
クされたウェーハ上に配線層を形成、積層し、論理ゲー
トやメモリを構成するものである。
[発明が解決しようとする課題] ここで、上記スライス工程においては、配線を修正しな
ければならなくなる場合が往々にして生じるが、この場
合には、下層から上層までの配線層全層のマスクを作り
直して修正を行なわなければならないので、修正が煩雑
となり、早急な修正ができないといった問題点がある。
特に近年においては、配線の多層化が進んでおリ、配線
層数が多い製品が増えてきているが、該配線層数が多い
製品はど修正層数が多くなり、修正時間(期間)が長く
なるので、このような配線層数が多い製品にとっては特
に問題となる。
本発明は係る問題点に鑑みなされたものであって、配線
層数に拘らず、短時間(短期間)にて配線層の修正を行
ない得る半導体装置を提供することを目的としている。
[課題を解決するための手段] 本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。
すなわち、多数の積層配線層を備える半導体装置におい
て、該配線層の修正を上層の配線層のみで行ない得るよ
う前記配線層を構成したものである。
[作用コ 上記した手段によれば、配線層の修正を上層の配線層の
みで行ない得るよう前記配線層を構成したので、その修
正時に全層を作り直さずに上層のみを修正すれば良くな
るという作用により、配線暦数に拘らず、短時間(短期
間)にて配線層の修正を行なうという上記目的が達成さ
れることになる。
[実施例] 以下、本発明の実施例を図面を参照しながら説明する。
第1図には本発明に係る半導体装置の第1の実施例を示
す縦断面図が、第2図には第上図に示される半導体装置
の論理回路図がそれぞれ示されている。
この第1の実施例の半導体装置は論理やメモリを構成す
るLSIである。
第1図、第2図における符号101はゲートG1の出力
端子を、102,103はゲートG2の入力端子を、1
04はゲートG3の出力端子をそれぞれ示しており、第
1図に示されるように、ゲートG1の出力端子101と
ゲートG2の入力端子102とを結線する配線の一部、
及びゲートG2の入力端子103とゲートG3の出力端
子104とを結線する配線の一部はそれぞれ第4層目の
配線層S4を通っており、またゲートG1の出力端子1
01から図示されない他のゲート(論理)へ行く配線の
一部は第5層目の配線層S5内のA部を通っている。
なお、第上図における符号S1、S2、S3は第1層目
の配線層、第2層目の配線層、第3層目の配線層をそれ
ぞれ示している。
このように、第1の実施例においては、LSI内の全配
線の一部がそれぞれ上層の2層以内(本実施例において
は配線層が5層であるので第4層目と第5層目の配線層
S4.S5、または第5層目の配、lJ’ls5のみ)
を必ず通るように構成されている。
従って、上記半導体装置を第4図に示されるように変更
する場合、すなわちゲートG1の出力端子101から図
示されない他のゲート(ゲートG2を除く)へ行く配線
及び、ゲートG2の入力端子103とゲートG3の出力
端子104とを結線する配線をそれぞれ切断し、ゲート
G3の出力端子104を配線層S5内のA部に接続する
場合には、第3図に示されるように、上層の第4層目と
第5層目の配線層S4.S5においてのみ、配線の切断
、結線を行なえば良い。
このように、第1の実施例においては、LSI内の全配
線の一部がそれぞれ上層の2層以内(本実施例において
は配線層が5層であるので第4層目と第5層目の配線層
S4.S5、または第5層目の配線層S5のみ)を必ず
通るよう構成されているので、全層S1〜S5を作り直
さなくとも配線の一部が通過する上層のみ(本実施例に
おいては84.85M)を修正すれば論理変更がなされ
るようになっている。
従って、このように上層のみを修正すれば良いので、配
線層数が多くなっても短時間(短期間)にて配線層の修
正を行なうことが可能となっている。
第5図には本発明に係る半導体装置の第2の実施例を示
す縦断面図が、第6図には第5図に示される半導体装置
の論理回路図がそれぞれ示されている。
第5図、第6図における符号202はゲートG4の出力
端子を、203はゲートG5の入力端子を、204,2
05はゲートG6の出入力端子をそれぞれ示しており、
第5図に示されるように、ゲートG4の出力端子202
とゲートG5の入力端子203とを結線する配線の一部
は第5層目の配線層S5を通っており、またゲートG6
の出入力端子204,205からの配線端部は、第4層
目の配線層S4までそれぞれ引き上げられている。
ここで、ゲートG6の出入力端子204,205からの
配線は何れの配線にも結線されておらず、従って、ゲー
トG6は未使用ゲートとなっている。
このように、第2の実施例においては、LSI内に未使
用ゲートG6を設けておき、しかもこの未使用ゲートG
6の入出力端子を上層の2層以内(本実施例においては
第4層目S4)にそれぞれ引き出している。
従って、上記半導体装置を第8図に示されるように変更
する場合、すなわちゲートG4とゲートG5との間にゲ
ートG6を追加する場合には、第7図に示されるように
、上層の第4N目と第5W!目の配線/IS4.S5に
おいてのみ、配線の切断、結線を行なえば良い。
このように、第2の実施例においては、LSI内に未使
用ゲートG6を設けておき、この未使用ゲートG6の入
出力端子を上層の2M以内(本実施例においては第4層
目S4)にそれぞれ引き出すよう構成しているので、全
層5l−55を作り直さなくとも未使用ゲートG6の入
出力端子が引き出されている上層のみ(本実施例におい
てはS4.85層)を修正すれば論理変更がなされるよ
うになっている。
従って、第1の実施例と同様に、配線層数が多くなって
も短時間(短期間)にて配線層の修正を行なうことが可
能となっている。
第9図には本発明に係る半導体装置の第3の実施例を示
す論理回路図が示されている。
第9図における符号100はゲートG8に備えられるデ
ィスエイプル端子を示しており、このディスエイプル端
子100は図示されていないが上層の2層以内に引き出
されている。このゲートディスエイプル機能とは、ディ
スエイプル端子1゜Oをオンすると、入力の有無に拘ら
ずゲートG8の出力がLowとなる機能である。
従って、ゲートG8の出力が不必要となった場合には、
上層に引き出されているディスエイプル端子100をオ
ンすれば良い、するとゲートG8の出力はLowとなり
、下層の配線層を修正することなく、等価的にゲートが
取り除かれることとなる。
このように、第3の実施例においては、ゲートG8のデ
ィスエイプル端子100を上層の2層以内に引き出すよ
う構成しているので、全層を作り直さなくともディスエ
イプル端子100が引き出されている上層のみを修正す
れば論理変更がなされるようになっている。
従って、第1、第2の実施例と同様に、配線層数が多く
なっても短時間(短期間)にて配線層の修正を行なうこ
とが可能となっている。
第10図には本発明に係る半導体装置の第4の実施例を
示す縦断面図が示されている。
第10図に示されるように、この半導体装置においては
どの配線にも接続されない予備チャネル200が第5層
目の配線層S5に形成されており、他のゲート端子は先
の実施例と同様に上層(本実施例において第4層目の配
線層84)まで引上げられている。この予備チャネル2
00はDA(デザインオートメーション)の際に使用さ
れないようになっており、所謂禁止領域とな1ている。
このように、第4の実施例においては、LSI内の上層
の2層以内(本実施例においては最上層の第5層目の配
線層S5)に予備チャネル200が形成されている。
ここで、上記半導体装置に変更が加わり、ゲート端子B
、Cを接続する場合には、第11図に示されるように、
該ゲート端子B、Cを予備チャネル200を用いて結線
すれば良い。
すなわち、配線層を新たに形成することなく。
上層の接続穴の形成のみで上記修正が行なわれるように
なっており、しかもそれより下層の配線層81〜S3に
は一切手をつける必要がなくなっている。
このように、第4の実施例においては、LSI内の上層
の2層以内(本実施例において第5層目の配線層S5)
に予備チャネル200を形成しているので、全MS1〜
S5を作り直さなくとも良く、しかも上層の接続穴の形
成のみで論理変更がなされるようになっている。
従って、第1.2.3の実施例と同様に、配線層数が多
くなっても短時間(短期間)にて配線層の修正を行なう
ことが可能となっている。
ところで、上記半導体装置の上層の配線層の修正は、最
上層までの配線層を形成した後に1例えばF I B 
(Focused 工on Beam)装置等の局所的
に配線を切断、形成し得る装置により行なわれている。
すなわち、上記各実施例のように配線層が5Mである場
合には、第5層目までの配線層をすべて形成しておき、
その後、上層の第4層目と第5層目の配線層S4.S5
を上記FIB装置等を用いて局所的に修正することによ
り配線の修正がなされるようになっている。
従って、この方法においては、上記上層より下層の配線
MsI−,S3を一切修正せず、しかもマスクを全く用
いずに修正を行なうようにしているので、修正時間(期
間)が極めて短くなっている。
しかしながら、上記半導体装置の上層の配線層の修正を
、該上層より下方の配線層81〜S3までを予め形成し
ておき、その後仕様に応じてマスクを用いて行なうよう
にすることも可能である。
このような修正方法を用いても、マスクを用いて修正す
る配線層数が上層のみであることから、その修正時間(
期間)は従来のそれより短くなるというのはいうまでも
ない。
なお、上記各実施例においては上層の2M以内に、全配
線の一部が通るようにしたり、未使用ゲートの端子を引
き上げたり、ディスエイプル端子を設けたり、予備チャ
ネルを形成したりしているが、これら構成が適用される
配線層は上層の2M以内に限定されるものではなく、3
M以内、4層以内等にも適用可能である。特に配線層数
が多くなった場合には、修正の自由度を高めるために上
層の概念(層数)は上記各実施例の2層より増えると考
えられる。
このように構成される半導体装置によれば次のような主
たる効果を得ることができる。
すなわち、配線層の修正を上層の配線層のみで行ない得
るよう前記配線層を構成したので、その修正時に全層を
作り・直さずに上層のみを修正すれば良くなるという作
用により、配線層数に拘らず、短時間(短期間)にて配
線層の修正を行なうことが可能になる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。
例えば、上記各実施例おいては、上層に全配線の一部が
通るようにしたり、未使用ゲートの端子を引き上げたり
、ディスエイプル端子を設けたり。
予備チャネルを形成したりするという構成をそれぞれ別
々に採るようにしているが、これら構成を種々組み合わ
せることにより半導体装置を構成することも勿論可能で
ある。
[発明の効果] 本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記のとおりである
すなわち、多数の積層配線層を備える半導体装置におい
て、該配IIXMの修正を上層の配a層のみで行ない得
るよう前記配線層を構成したので、その修正時に全層を
作り直さずに上層のみを修正すれば良くなる。その結果
、配線層数に拘らず、短時間(短期間)にて配線層の修
正を行なうことが可能となる。
【図面の簡単な説明】
第工図は本発明に係る半導体装置の第Iの実施例を示す
縦断面図、 第2図は第1図に示される半導体装置の論理回路図。 第3図は第1図に示される半導体装置の修正後の縦断面
図、 第4図は第3図に示される半導体装置の論理回路図、 第5図は本発明に係る半導体装置の第2の実施例を示す
縦断面図、 第6図は第5図に示される半導体装置の論理回路図、 第7図は第5図に示される半導体装置の修正後の縦断面
図、 第8図は第7図に示される半導体装置の論理回路図、 第9図は本発明に係る半導体装置の第3の実施例を示す
論理回路図、 第10図は本発明に係る半導体装置の第4の実施例を示
す縦断面図、 第11図は第10図に示される半導体装置の修正後の縦
断面図である。 S4.S5・・・・上層の配線層。 第 図 第 図 5

Claims (1)

  1. 【特許請求の範囲】 1、多数の積層配線層を備える半導体装置において、該
    配線層の修正を上層の配線層のみで行ない得るよう前記
    配線層を構成したことを特徴とする半導体装置。 2、前記上層の配線層の修正は、最上層までの配線層を
    形成した後に、局所的に配線を切断、形成し得る装置に
    より行なわれることを特徴とする特許請求の範囲第1項
    記載の半導体装置。 3、前記上層の配線層の修正は、該上層より下方の配線
    層までを予め形成しておき、その後仕様に応じてマスク
    を用いて行なわれることを特徴とする特許請求の範囲第
    1項記載の半導体装置。
JP18226489A 1989-07-14 1989-07-14 半導体装置 Pending JPH0346349A (ja)

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JP18226489A JPH0346349A (ja) 1989-07-14 1989-07-14 半導体装置
EP19900113461 EP0408060A2 (en) 1989-07-14 1990-07-13 Semiconductor integrated circuit device and logic correcting method of the same

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