JPH0346190A - Self-refresh control circuit - Google Patents
Self-refresh control circuitInfo
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Abstract
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明はクロック信号を入力することによりＣＢＲリフ
レッシ′ユを自動的に行う疑似スタティックＲＡＭのよ
うな半導体メモリ装置のセルフリフレッシュ制御回路に
関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a self-refresh control circuit for a semiconductor memory device such as a pseudo-static RAM that automatically performs CBR refresh by inputting a clock signal.
［従来の技術］
従来のこの種のセルフリフレッシュ制御回路においては
、第３図に示すように、クロック信号入力端１からクロ
ック信号を入力して、例えば５段のデータ型フリップフ
ロップＣＤ−ＦＦ）４ａ。[Prior Art] In a conventional self-refresh control circuit of this type, as shown in FIG. 4a.
４ｂ＊ ４ｃｓ ４ｄ＊ ４ｅから構成される分周回路
４により一定の分周率に分周する。そして、分周回路４
から出力される分周信号はデコーダ３に入力され、デコ
ーダ３はこの分周信号を入力して、ＣＢＲリフレッシュ
イネーブル信号を発生する。The frequency is divided to a constant frequency division ratio by a frequency dividing circuit 4 composed of 4b*4cs 4d*4e. And frequency dividing circuit 4
The frequency-divided signal output from the circuit is input to the decoder 3, and the decoder 3 receives the frequency-divided signal and generates a CBR refresh enable signal.
この信号はＣＢＲイネーブル信号出力端２から出力され
る。このようにして、セルフリフレッシュ制御回路は入
力されたクロック信号を一定の値に分周してＣＢＲイネ
ーブル信号を発生している。This signal is output from the CBR enable signal output terminal 2. In this manner, the self-refresh control circuit divides the frequency of the input clock signal to a constant value to generate a CBR enable signal.
［発明が解決しようとする課題］
しかしながら、上述した従来のセルフリフレッシュ制御
回路は入力されたクロック信号に対して、一定の分周率
でＣＢＲリフレッシュイネーブル信号を出力している。[Problems to be Solved by the Invention] However, the above-described conventional self-refresh control circuit outputs a CBR refresh enable signal at a constant frequency division ratio with respect to an input clock signal.
そして、このクロック信号を分周して出力されるＣＢＲ
リフレッシ−イネーブル信号のタイミングはメモリセル
のリフレッシュ動作がない場合の記憶保持時間によって
決められている。Then, this clock signal is frequency-divided and output as a CBR.
The timing of the refresh enable signal is determined by the memory retention time when there is no refresh operation of the memory cell.
ところで、−股肉にこの記憶保持時間は高温で短く、低
温で長いという特性を有しており、従来のセルフリフレ
ッシュ制御回路は、メモリ装置の高温での使用を前提と
して、短い周期でＣＢ ＲＩＪフレッシュイネーブル信
号を出力するように固定されている。By the way, this memory retention time is short at high temperatures and long at low temperatures, and conventional self-refresh control circuits store CB RIJ in short cycles on the premise that the memory device is used at high temperatures. It is fixed to output the fresh enable signal.
このため、実際の使用温度範囲がメモリの前述の設定さ
れた使用温度範囲よりも低い場合でも、リフレッシュ頻
度が高く、消費電力が大きくなるという欠点があった。For this reason, even when the actual operating temperature range is lower than the above-mentioned set operating temperature range of the memory, there is a drawback that refresh frequency is high and power consumption is large.
本発明はかかる問題点に鑑みてなされたものであって、
メモリ装置の低消費電力化が可能のセルフリフレッシュ
制御回路を提供することを目的とする。The present invention has been made in view of such problems, and includes:
An object of the present invention is to provide a self-refresh control circuit that can reduce power consumption of a memory device.
［課題を解決するための手段］
本発明に係るセルフリフレッシュ制御回路は、クロック
信号を分周して所定の分周信号を発生する分周カウンタ
と、前記分周信号を入力して、ＣＢＲリフレッシュをイ
ネーブルにするイネーブル信号を発生するデコーダと、
前記分周信号を発生する前記クロック信号の分周率を選
択する選択回路と、この選択回路に選択態様を設定する
設定回路と、を有することを特徴とする。[Means for Solving the Problems] A self-refresh control circuit according to the present invention includes a frequency division counter that divides a clock signal to generate a predetermined frequency-divided signal, and a CBR refresh control circuit that inputs the frequency-divided signal. a decoder that generates an enable signal to enable the
The present invention is characterized in that it includes a selection circuit that selects a frequency division ratio of the clock signal that generates the frequency division signal, and a setting circuit that sets a selection mode to the selection circuit.
［作用］
本発明においては、設定回路を介して選択回路に分周率
の選択態様を設定し、選択回路によりクロック信号の分
周率を選択する。これにより、メモリ装置の使用温度に
応じて適切なセルフリフレッシュ間隔を設定することが
できるので、メモリ装置を低消費電力化することができ
る。[Operation] In the present invention, the frequency division ratio selection mode is set in the selection circuit via the setting circuit, and the selection circuit selects the frequency division ratio of the clock signal. Thereby, an appropriate self-refresh interval can be set according to the operating temperature of the memory device, so that the power consumption of the memory device can be reduced.
［実施例コ
次に、本発明の実施例について添付の図面を参照して説
明する。[Embodiments] Next, embodiments of the present invention will be described with reference to the accompanying drawings.
第１図は本発明の第１の実施例に係るセルフリフレッシ
ュ制御回路を示す回路図である。なお、第１図において
、第３図と同一物には同一符号を付してその部分の詳細
な説明は省略する。FIG. 1 is a circuit diagram showing a self-refresh control circuit according to a first embodiment of the present invention. In FIG. 1, the same parts as in FIG. 3 are designated by the same reference numerals, and detailed explanations of those parts will be omitted.
クロック信号入力端１と分周回路４との間には分周率選
択回路５が接続されており、分周率選択回路５にはその
選択条件を設定するための設定回路ｅが接続されている
。A frequency division ratio selection circuit 5 is connected between the clock signal input terminal 1 and the frequency division circuit 4, and a setting circuit e for setting selection conditions is connected to the frequency division ratio selection circuit 5. There is.
この設定回路６においては、フユーズ７ａの一端がグラ
ンドに接続され、その他端は抵抗８ａの一端とインバー
タ９ａの入力端に接続されていると共に、ナントゲート
１０ ａ、 １０ ｂの入力端の一方と分周率選択用
フリップフロップｌｌａのリセット信号入力端に接続さ
れている。また、抵抗８ａの他端は電源に接続されてい
る。同様に、−方をグランドに接続されているフユーズ
７ｂの他端は抵抗８ｂの一端と、インバータ９ｂの入力
端と、ナントゲート１０ａの他方の入力端と、分周率選
択用フリップフロップｌｌｂのリセット端子とに接続さ
れている。In this setting circuit 6, one end of the fuse 7a is connected to the ground, and the other end is connected to one end of the resistor 8a and the input end of the inverter 9a, as well as one of the input ends of the Nant gates 10a and 10b. It is connected to the reset signal input terminal of the frequency division ratio selection flip-flop lla. Further, the other end of the resistor 8a is connected to a power source. Similarly, the other end of the fuse 7b, whose negative side is connected to the ground, is connected to one end of the resistor 8b, the input end of the inverter 9b, the other input end of the Nant gate 10a, and the divider selection flip-flop llb. Connected to the reset terminal.
一方、選択回路５においては、インバータ９ａの出力端
はナンドゲー）１０ｃの一方の入力端に接続され、イン
バータ９ｂの出力端はナンドゲー）１０ｂ、１０ｃの他
方の入力端に接続されている。On the other hand, in the selection circuit 5, the output terminal of the inverter 9a is connected to one input terminal of the NAND game 10c, and the output terminal of the inverter 9b is connected to the other input terminal of the NAND games 10b and 10c.
ナントゲート１０ ａ 、１０ ｂ ｓ １０ ｃの
出力端は夫々分周選択信号線１３ ａｍ １３ ｂｓ
１３ ｃに接続され、この分周選択信号線１３ ａ
ｔ １３ ｂｙ１３ｃを介して、夫々オアゲート１２
ａ、 １２ ｂ＋１２ｃの入力端に接続されている
。また、クロック信号入力端子１はクロック信号入力信
号線１４を介してオアゲー）１２ａ、１２ｂ、１２ｃの
他方の入力端に接続されている。The output terminals of the Nant gates 10 a, 10 b s 10 c are frequency division selection signal lines 13 am 13 bs, respectively.
13c, and this frequency division selection signal line 13a
orgate 12 respectively via t 13 by 13c
a, 12 b+12c are connected to the input terminals. Further, the clock signal input terminal 1 is connected to the other input terminal of the OR game 12a, 12b, and 12c via a clock signal input signal line 14.
また、オアゲート１２ａの出力端は分周率選択用Ｄ−Ｆ
Ｆ１１ｂのクロック信号入力端に接続されている。更に
、オアゲート１２ｂの出力端はナトケート１６ａの一方
の入力端に接続され、オアゲート１２ｃの出力端はナン
ドゲー）１５ｂの一方の入力端に接続されている。Also, the output terminal of the OR gate 12a is D-F for frequency division ratio selection.
It is connected to the clock signal input terminal of F11b. Further, the output end of the OR gate 12b is connected to one input end of the NAND gate 16a, and the output end of the OR gate 12c is connected to one input end of the NAND game 15b.
分周率選択用Ｄ−ＦＦ１１ｂのデータ入力端は電源と接
続され、反転出力端は、ナントゲート１５ａの他方の入
力端に接続されている。ナンドゲ７）１５ａの出力端は
分周率選択用Ｄ−ＦＦ １１ａのクロック入力端子に接
続されており、この分周率選択用Ｄ−ＦＦ１１ａのデー
タ入力端は電源に接続され、反転データ出力端はナント
ゲート１５ｂの他方の入力端に接続されている。ナンド
ゲ−）１５ｂの出力端はＤ−ＦＦ４ａのクロック信号入
力端に接続されている。The data input terminal of the D-FF 11b for frequency division ratio selection is connected to the power supply, and the inverted output terminal is connected to the other input terminal of the Nandt gate 15a. The output terminal of the NAND game 7) 15a is connected to the clock input terminal of the D-FF 11a for frequency division ratio selection, the data input terminal of this D-FF 11a for frequency division ratio selection is connected to the power supply, and the inverted data output terminal is connected to the other input terminal of the Nant gate 15b. The output terminal of the NAND game) 15b is connected to the clock signal input terminal of the D-FF 4a.
Ｄ−ＦＦ４ａのデータ出力端は、分周信号線群１６の一
部を介してデーコーダ３の入力端子群に接続されている
と共に、Ｄ−ＦＦ４ｂのクロック信号入力端にも接続さ
れている。また、Ｄ−ＦＦ４ａの反転データ出力端はＤ
−ＦＦ４ａのデータ入力端と、分周信号線群１６の一部
を介してデコーダ３の入力端子群とに接続されている。The data output terminal of the D-FF 4a is connected to the input terminal group of the decoder 3 via a part of the frequency-divided signal line group 16, and is also connected to the clock signal input terminal of the D-FF 4b. Also, the inverted data output terminal of D-FF4a is D
- It is connected to the data input terminal of the FF 4a and the input terminal group of the decoder 3 via a part of the frequency-divided signal line group 16.
同様に、Ｄ−ＦＦ４ｂのデータ信号出力端はＤ−ＦＦ４
ｃのクロック信号入力端とデコーダ３の入力端に接続さ
れており、また、Ｄ−ＦＦ４ｃのデータ出力端はＤ−Ｆ
Ｆ４ｄのクロック信号入力端とデコーダ３の入力端に接
続され、反転データ出力端はＤ−ＦＦ４ｃのデータ入力
端とデコーダ３の入力端に接続されている。Ｄ−ＦＦ４
ｄのデータ出力端はＤ−ＦＦ４ｅのクロック信号入力端
とデコーダ３の入力端に接続され、反転データ出力端は
Ｄ−ＦＦ４ｄのデータ入力端に接続されている。また、
Ｄ−ＦＦ４ｅのデータ出力端はデコーダ３の入力端に接
続され、反転データ出力端はＤ−ＦＦ４ｅのデータ入力
端とデコーダ３の入力端に接続されている。Similarly, the data signal output terminal of D-FF4b is
The clock signal input terminal of D-FF4c is connected to the input terminal of decoder 3, and the data output terminal of D-FF4c is connected to D-FF4c.
It is connected to the clock signal input terminal of F4d and the input terminal of decoder 3, and the inverted data output terminal is connected to the data input terminal of D-FF4c and the input terminal of decoder 3. D-FF4
The data output terminal of d is connected to the clock signal input terminal of the D-FF4e and the input terminal of the decoder 3, and the inverted data output terminal is connected to the data input terminal of the D-FF4d. Also,
The data output terminal of the D-FF 4e is connected to the input terminal of the decoder 3, and the inverted data output terminal is connected to the data input terminal of the D-FF 4e and the input terminal of the decoder 3.
また、デコーダ３の出力端はＣＢＲリフレッシュイネー
ブル信号線１７に接続され、出力信号はこのＣＢＲリフ
レッシュイネーブル信号１７を介してＣＢＲイネーブル
信号出力端２に出力される。Further, the output end of the decoder 3 is connected to a CBR refresh enable signal line 17, and the output signal is outputted to the CBR enable signal output end 2 via this CBR refresh enable signal 17.
次に、上述の如く構成されたセルフリフレッシュ回路の
動作について説明する。下記第１表はフユーズ７ａ、７
ｂの切断態様を示しており、この第１表に示すようにフ
ユーズ７ａ、７ｂを種々組み合わて切断することによっ
て、ナントゲート１０ ａｌ １０ ｂｅ １０
ｃの内の一本から信号ローが出力され、オアゲー’ １
２ ａｌ ｌ ２ ｂ＋ １２ ｃに入力される。Next, the operation of the self-refresh circuit configured as described above will be explained. Table 1 below shows fuses 7a and 7
b shows the cutting mode of Nante Gate 10 al 10 be 10 by cutting various combinations of fuses 7a and 7b as shown in Table 1.
A low signal is output from one of c, and Or Game' 1
2 al l 2 b+ 12 c.
オアゲート１２ ａｌ ｌ ２ ｂ＋ １２ ｃの
内口−の選択信号を受けたオアゲートのみがクロック入
力信号をＤ−ＦＦ１１ａ、ｌｌｂのいずれかに伝える。Only the OR gate that receives the selection signal from the inner gate of the OR gate 12 al l 2 b + 12 c transmits the clock input signal to either the D-FF 11a or llb.
第１表
先ず、フユーズ７ ａ ＊ ７ ｂの双方を切断すると
、ナンドゲー） １０ａから分周選択信号線１３ａに出
力された信号がローとなり、分周半選択用Ｄ−ＦＦ１１
ｂのクロック入力端子にクロック信号入力端子１から入
力された入力信号が直接入力される。このとき、フユー
ズ７ ａ ＊ ７ ｂは双方とも切断されているため、
分周半選択用Ｄ−ＦＦ１１ａ。Table 1 First, when both fuses 7a*7b are cut, the signal output from the NAND game) 10a to the frequency division selection signal line 13a becomes low, and the D-FF 11 for frequency division/half selection
The input signal input from the clock signal input terminal 1 is directly input to the clock input terminal b. At this time, fuses 7a * 7b are both disconnected, so
D-FF11a for frequency division/half selection.
ｆｌｂのリセット信号端子はハイに維持され、Ｄ−ＦＦ
４ａに入力されるクロック信号はクロック入力信４号端
子１から入力された入力信号を４分の１に分周して入力
され、デコーダ３から出力されるＣＢＲリフレッシュイ
ネーブル信号の出力周期は４倍になる。The reset signal terminal of flb is kept high, and the D-FF
The clock signal input to 4a is input by dividing the input signal input from clock input signal 4 terminal 1 into 1/4, and the output period of the CBR refresh enable signal output from decoder 3 is 4 times as large. become.
次に、フユーズ７ａのみ切断すると、ナンドゲ−）１０
ｂから分周選択信号線１３ｂに出力される信号がローと
かり、クロック信号入力端子１から入力される入力信号
はオアゲート１２ｂを介してナントゲート１５ａに伝え
られる。このとき、分周半選択用Ｄ−ＦＦ１１ｂのリセ
ット端子は、ローに維持され、分周半選択用Ｄ−ＦＦ１
１ａのリセット端子はハイに維持される。このため、ナ
ントゲート１５ａの他方の入力端はハイに固定され、ク
ロック信号入力端子１から入力された信号の反転信号が
Ｄ−ＦＦ１１ａのクロック入力端子に入力され、Ｄ
Ｆ Ｆ ４ ａに入力される信号はクロック信号入力端
１に入力された信号の１／２に分周され、出力端子２に
出力されるＣＢＲリフレッシュイネーブル信号の周期は
２倍になる。Next, if only fuse 7a is cut, Nando game) 10
The signal output from the clock signal input terminal 1 to the frequency division selection signal line 13b becomes low, and the input signal input from the clock signal input terminal 1 is transmitted to the Nant gate 15a via the OR gate 12b. At this time, the reset terminal of the frequency division/half selection D-FF11b is maintained low, and the frequency division/half selection D-FF1
The reset terminal of 1a is maintained high. Therefore, the other input terminal of the Nant gate 15a is fixed at high level, and the inverted signal of the signal input from the clock signal input terminal 1 is input to the clock input terminal of the D-FF 11a.
The signal input to F F 4 a is frequency-divided to 1/2 of the signal input to clock signal input terminal 1, and the period of the CBR refresh enable signal output to output terminal 2 is doubled.
同様に、フユーズ７ ａ ｓ ７ ｂをいずれも切断し
ない場合は、分周半選択用Ｄ−ＦＦ１１ａ、１１ｂは双
方共゛にリセットされ、クロック信号入力端子１から入
力される信号は分周されずにＤ−ＦＦ４ａに入力される
。Similarly, if neither fuse 7a s 7b is disconnected, both D-FFs 11a and 11b for half-frequency division selection are reset, and the signal input from clock signal input terminal 1 is not frequency-divided. is input to the D-FF 4a.
このように本実施例においては、フユーズ７ａ。Thus, in this embodiment, the fuse 7a.
７ｂの切断の態様により、分周回路４に入力するクロッ
ク信号の分周率を種々設定することができる。これによ
り、メモリ装置の使用温度に応じて適切なリフレッシュ
間隔を設定することができる。The frequency division ratio of the clock signal input to the frequency divider circuit 4 can be set in various ways depending on the manner of cutting 7b. Thereby, an appropriate refresh interval can be set according to the operating temperature of the memory device.
従って、メモリ装置の消費電力を低減することができる
。Therefore, power consumption of the memory device can be reduced.
第２図は本発明の第２の実施例に係るリフレッシュ制御
回路を示す回路図である。本実施例では、フユーズを使
用せず、外部入力端子を使用して分周率選択回路５に設
定信号を出力する。FIG. 2 is a circuit diagram showing a refresh control circuit according to a second embodiment of the present invention. In this embodiment, a setting signal is output to the frequency division ratio selection circuit 5 using an external input terminal without using a fuse.
即ち、チップイネーブル信号入力端２１はナンドゲー）
２４ａ、２４ｂの一方の入力端に接続されており、アウ
トプットイネーブル信号入力端２２及びライトイネーブ
ル信号入力端２３は夫々ナントゲート２４ａ、２４ｂの
他方の入力端に接続されている。ナントゲート２４ａの
出力端はナンドゲー）１０ａの一方の入力端に接続され
ると共に、インバータ２５ａを介してナントゲート１０
ｂ、１０ｃの一方の入力端及び分周率選択用り−ＦＦ１
１ｂのリセット信号入力端に接続されている。ナントゲ
ート２４ｂの出力端はナントゲート１０ａ、１０ｂの他
方の入力端に接続されると共に、インバータ２５ｂを介
してナントゲート１０Ｃの他方の入力端及び分周率選択
用Ｄ−ＦＦ １１ａのリセット信号入力端に接続されて
いる。That is, the chip enable signal input terminal 21 is a NAND game)
The output enable signal input terminal 22 and the write enable signal input terminal 23 are respectively connected to the other input terminals of the Nant gates 24a and 24b. The output terminal of the Nands gate 24a is connected to one input terminal of the Nands gate 10a, and the output terminal of the Nands gate 24a is connected to one input terminal of the Nands gate 10a via the inverter 25a.
One input terminal of b, 10c and frequency division ratio selection - FF1
It is connected to the reset signal input terminal of 1b. The output terminal of the Nant gate 24b is connected to the other input terminal of the Nant gates 10a and 10b, and is also connected to the other input terminal of the Nant gate 10C and the reset signal input of the frequency division ratio selection D-FF 11a via the inverter 25b. connected to the end.
下記第２表は本実施例における分周率の選択態様を示す
。Table 2 below shows how the frequency division ratio is selected in this embodiment.
第２表
チップイネーブル信号ＧＥ、 アウトプットイネーブル
信号ＯＥ及びライトイネーブル信号ＷＥを第２表に示す
ハイ（Ｈ）及びロー（Ｌ）の組み合わせで入力すること
により、第１の実施例と同様にして、選択回路５から入
力クロック信号を４分の１に分周した信号、２分の１に
分周した信号又はそのままの信号を出力させることがで
きる。従って、本実施例も第１の実施と同様の効果を奏
する。Table 2 By inputting the chip enable signal GE, output enable signal OE, and write enable signal WE in the combinations of high (H) and low (L) shown in Table 2, it is possible to perform the same operation as in the first embodiment. , the selection circuit 5 can output a signal obtained by frequency-dividing the input clock signal to 1/4, a signal obtained by dividing the frequency to 1/2, or a signal as it is. Therefore, this embodiment also produces the same effects as the first embodiment.
更に、本実施例では外部信号によって、自由に分周率を
設定できるため、メモリ装置の使用条件の変化に常に対
応できるという利点を有する。Furthermore, this embodiment has the advantage that it can always respond to changes in the usage conditions of the memory device because the frequency division ratio can be set freely using an external signal.
［発明の効果］
以上説明したように、本発明は分周信号を発生するクロ
ック信号の分周率を任意に選択できる選択回路を有し、
設定回路により前記選択回路に選択態様を指示するよう
に構成したから、使用温度に応じた適切なセルフリフレ
ッシュ間隔を設定することができ、メモリ装置の低消費
電力化を計ることができるという効果を奏する。[Effects of the Invention] As explained above, the present invention includes a selection circuit that can arbitrarily select the frequency division ratio of a clock signal that generates a frequency-divided signal,
Since the configuration is configured such that the setting circuit instructs the selection circuit to select the mode, an appropriate self-refresh interval can be set according to the operating temperature, and the power consumption of the memory device can be reduced. play.
第１図は本発明の第１の実施例に係るセルフリフレッシ
ュ制御回路を示す回路図、第２図は本発明の第２の実施
例に係るセルフリフレッシュ制御回路を示す回路図、第
３図は従来のセルフリフレッシュ制御回路を示す回路図
である。
１；クロック信号入力端、２；ＣＢＲイネーブル信号出
力端、４；分周回路、４ａ〜４ ｅ ； Ｄ −ＦＦ１
５；分周率選択回路、６；設定回路、７ａ。
７ｂ；フユーズ、９ａ、９ｂ；インバータ、１０ａ 〜
１０ｃｓ １５ａ、１５ｂ：ナンドゲート、１１ａｔ
ｌｌｂ；分周率選択用Ｄ＝Ｆ Ｆｓ １２ ａ〜１２ｃ
；オアゲート、２０；設定回路、２１；チップイネーブ
ル信号入力端、２２；アウトプットイネーブル信号入力
端、２３；ライトイネーブル信号入力端、２４ａｓ ２
４ｂ；ナントゲート、２６ ａ、２５ ｂ ；インバー
タFIG. 1 is a circuit diagram showing a self-refresh control circuit according to a first embodiment of the present invention, FIG. 2 is a circuit diagram showing a self-refresh control circuit according to a second embodiment of the present invention, and FIG. FIG. 2 is a circuit diagram showing a conventional self-refresh control circuit. 1; Clock signal input terminal, 2; CBR enable signal output terminal, 4; Frequency dividing circuit, 4a to 4e; D-FF1
5; Frequency division ratio selection circuit, 6; Setting circuit, 7a. 7b; Fuse, 9a, 9b; Inverter, 10a ~
10cs 15a, 15b: Nand Gate, 11at
llb; D for frequency division ratio selection D=F Fs 12 a to 12c
; OR gate, 20; Setting circuit, 21; Chip enable signal input terminal, 22; Output enable signal input terminal, 23; Write enable signal input terminal, 24as 2
4b; Nant gate, 26 a, 25 b; inverter
Claims (1)
る分周カウンタと、前記分周信号を入力して、ＣＢＲリ
フレッシュをイネーブルにするイネーブル信号を発生す
るデコーダと、前記分周信号を発生する前記クロック信
号の分周率を選択する選択回路と、この選択回路に選択
態様を設定する設定回路と、を有することを特徴とする
セルフリフレッシュ制御回路。(1) A frequency dividing counter that divides a clock signal to generate a predetermined frequency-divided signal, a decoder that receives the frequency-divided signal and generates an enable signal that enables CBR refresh, and the frequency-divided signal. A self-refresh control circuit comprising: a selection circuit that selects a frequency division ratio of the clock signal that generates the clock signal; and a setting circuit that sets a selection mode to the selection circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1182980A JP3061814B2 (en) | 1989-07-14 | 1989-07-14 | Self refresh control circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1182980A JP3061814B2 (en) | 1989-07-14 | 1989-07-14 | Self refresh control circuit |
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| Publication Number | Publication Date |
|---|---|
| JPH0346190A true JPH0346190A (en) | 1991-02-27 |
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Family
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|---|---|---|---|
| JP1182980A Expired - Lifetime JP3061814B2 (en) | 1989-07-14 | 1989-07-14 | Self refresh control circuit |
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| Country | Link |
|---|---|
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| US8223577B2 (en) | 2001-08-30 | 2012-07-17 | Renesas Electronics Corporation | Semiconductor memory circuit |
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| JP3061814B2 (en) | 2000-07-10 |
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