JPH0341827A - アナログ・デイジタル変換器を含む回路装置 - Google Patents
アナログ・デイジタル変換器を含む回路装置Info
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- JPH0341827A JPH0341827A JP1176940A JP17694089A JPH0341827A JP H0341827 A JPH0341827 A JP H0341827A JP 1176940 A JP1176940 A JP 1176940A JP 17694089 A JP17694089 A JP 17694089A JP H0341827 A JPH0341827 A JP H0341827A
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- 238000006243 chemical reaction Methods 0.000 abstract description 14
- 230000035945 sensitivity Effects 0.000 abstract description 10
- 230000000694 effects Effects 0.000 abstract description 5
- 230000010354 integration Effects 0.000 abstract description 3
- 239000003990 capacitor Substances 0.000 description 8
- 238000010586 diagram Methods 0.000 description 5
- 230000007423 decrease Effects 0.000 description 3
- 238000001514 detection method Methods 0.000 description 3
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Color Television Systems (AREA)
- Compression Or Coding Systems Of Tv Signals (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、カラーカメラから得られるＲ、Ｇ、Ｂ信号系
の利得制御に好適なアナログ・ディジタル変換器を含む
回路装置に関するものである。
の利得制御に好適なアナログ・ディジタル変換器を含む
回路装置に関するものである。
［従来の技術］
カラーカメラから得られるＲ、Ｇ、Ｂ信号をそれぞれア
ナログ・ディジタル（Ａ／Ｄ）変換してフレームメモリ
に書き込むことは既に提案されている。この種の回路の
アナログ信号ラインにはＡＧＣ回路（自動利得制御回路
）が接続される。
ナログ・ディジタル（Ａ／Ｄ）変換してフレームメモリ
に書き込むことは既に提案されている。この種の回路の
アナログ信号ラインにはＡＧＣ回路（自動利得制御回路
）が接続される。
［発明が解決しようとする課題］
ところで、ＡＧＣ回路を独立に設けると回路構成が必然
的に複雑になり且つコスト高になる。
的に複雑になり且つコスト高になる。
そこで、本発明の目的は、等価的な自動利得制御を簡単
に達成することができるアナログ・ディジタル変換器を
含む回路装置を提供することにある。
に達成することができるアナログ・ディジタル変換器を
含む回路装置を提供することにある。
［課題を解決するための手段］
上記目的を達成するための本発明は、それぞれの一方の
入力端子がアナログ信号ラインに接続され、それぞれの
他方の入力端子がそれぞれの基準電圧源に接続されてい
る複数のコンパレータから成る並列比較形アナログ・デ
ィジタル変換器と、前記アナログ：ディジタル変換器の
出力又は入力の信号レベルを検出し、前記信号レベルに
対して反比例的に前記基準電圧源の基準重圧を変化させ
る基準電圧制御手段とを含むことを特徴とする回路装置
に係わるものである。
入力端子がアナログ信号ラインに接続され、それぞれの
他方の入力端子がそれぞれの基準電圧源に接続されてい
る複数のコンパレータから成る並列比較形アナログ・デ
ィジタル変換器と、前記アナログ：ディジタル変換器の
出力又は入力の信号レベルを検出し、前記信号レベルに
対して反比例的に前記基準電圧源の基準重圧を変化させ
る基準電圧制御手段とを含むことを特徴とする回路装置
に係わるものである。
［作 用］
本発明において、アナログ・ディジタル変換器の出力又
は入力レベルに反比例的に基準電圧を変えると、出力又
は入力レベルに反比例的に感度が変化し、等価的に利得
が制御される。
は入力レベルに反比例的に基準電圧を変えると、出力又
は入力レベルに反比例的に感度が変化し、等価的に利得
が制御される。
［実施例］
次に、第１図〜第４図を参照して本発明の実施例に係わ
るＲ、Ｇ、Ｂ信号処理回路を説明する。
るＲ、Ｇ、Ｂ信号処理回路を説明する。
第１図に示すＲ信号ライン１、Ｇ信号ライン２、Ｂ信号
ライン３はカラービデオカメラの出力ラインであり、フ
レームメモリにＲ，Ｇ、Ｂ信号を独立に書き込むために
第１、第２及び第３のＡ／Ｄ（アナログ・ディジタル）
変換器４．５．６に接続されている。各Ａ／Ｄ変換器４
．５．６はこの実施例では６ビツトのディジタル出力を
フレームメモリ（図示せず）に与える。各Ａ／Ｄ変換器
４．５．６の上位ビット（ＭＳＢ、２３Ｂ、３３Ｂ）ラ
インにレベル検出器としてのＮＡＮＤゲー１〜７．８．
９がそれぞれ接続されている。各Ｎ Ａ Ｎ Ｄゲート
７．８．９の出力端子はダイオード１０．１１．１２を
介して共通に接続され、この共通ライン１３は積分回路
１４を介して各Ａ／Ｄ変！！０！器の基準電圧端子に接
続されている。積分回路１４はライン１３に直列に接続
された抵抗１５とラインとグランドとの間に接続された
コンデンサ１６とから成り、平滑電圧を出力する。なお
、積分回路１４とダイオード１０．１１．１２との間に
は、抵抗１７を介してバイアス電源ライン１８が接続さ
れている。
ライン３はカラービデオカメラの出力ラインであり、フ
レームメモリにＲ，Ｇ、Ｂ信号を独立に書き込むために
第１、第２及び第３のＡ／Ｄ（アナログ・ディジタル）
変換器４．５．６に接続されている。各Ａ／Ｄ変換器４
．５．６はこの実施例では６ビツトのディジタル出力を
フレームメモリ（図示せず）に与える。各Ａ／Ｄ変換器
４．５．６の上位ビット（ＭＳＢ、２３Ｂ、３３Ｂ）ラ
インにレベル検出器としてのＮＡＮＤゲー１〜７．８．
９がそれぞれ接続されている。各Ｎ Ａ Ｎ Ｄゲート
７．８．９の出力端子はダイオード１０．１１．１２を
介して共通に接続され、この共通ライン１３は積分回路
１４を介して各Ａ／Ｄ変！！０！器の基準電圧端子に接
続されている。積分回路１４はライン１３に直列に接続
された抵抗１５とラインとグランドとの間に接続された
コンデンサ１６とから成り、平滑電圧を出力する。なお
、積分回路１４とダイオード１０．１１．１２との間に
は、抵抗１７を介してバイアス電源ライン１８が接続さ
れている。
各Ａ／Ｄ変換器４．５．６は同一形成であるので、Ａ／
Ｄ変換器４を例にとって説明すると、第２図に示すよう
に、並列比較形アナログ・ディジタル変換器であって、
並列接続されたコンパレータ２１．２２．２３．２４．
２５．２６．２７と、エンコーダ２８と、ラッチ及びバ
ヅファ回路２つと、基準電圧回路３０とから成る。各コ
ンパレータ２１〜２７の一方の入力端子はＲ信号（アナ
ログ信号）ライン１にそれぞれ接続され、各コンパレー
タ２１〜２７の他方の入力端子は互いに異なる基準電圧
（参照電圧）を与える基準電圧ライン３１．３２．３３
．３４．３５．３６にそれぞれ接続されている。基準電
圧回路３０は抵抗Ｒ１、Ｒ２、Ｒ３、Ｒ４、Ｒ５、Ｒ６
、Ｒ１、Ｒ８を含み、第１及び第２の端子３７．３８間
の電圧を分圧して各コンパレータ２１〜２７に与えるよ
うに構成されている。この実施例では第２の端子３８に
第１図の積分回路１４の出力端子がらコントロール電圧
が印加され、第１の端子３７が電源に接続される。従っ
て、第２の端子３８の電位の変化によって基準電圧ライ
ン３１〜３６の電位も変化する。
Ｄ変換器４を例にとって説明すると、第２図に示すよう
に、並列比較形アナログ・ディジタル変換器であって、
並列接続されたコンパレータ２１．２２．２３．２４．
２５．２６．２７と、エンコーダ２８と、ラッチ及びバ
ヅファ回路２つと、基準電圧回路３０とから成る。各コ
ンパレータ２１〜２７の一方の入力端子はＲ信号（アナ
ログ信号）ライン１にそれぞれ接続され、各コンパレー
タ２１〜２７の他方の入力端子は互いに異なる基準電圧
（参照電圧）を与える基準電圧ライン３１．３２．３３
．３４．３５．３６にそれぞれ接続されている。基準電
圧回路３０は抵抗Ｒ１、Ｒ２、Ｒ３、Ｒ４、Ｒ５、Ｒ６
、Ｒ１、Ｒ８を含み、第１及び第２の端子３７．３８間
の電圧を分圧して各コンパレータ２１〜２７に与えるよ
うに構成されている。この実施例では第２の端子３８に
第１図の積分回路１４の出力端子がらコントロール電圧
が印加され、第１の端子３７が電源に接続される。従っ
て、第２の端子３８の電位の変化によって基準電圧ライ
ン３１〜３６の電位も変化する。
［動 作］
ＲＳＧ、Ｂ信号ライン１．２．３のレベルが高いために
、Ａ／Ｄ変換器４．５．６の少なくとも１つの出力の上
位３ビツト（ＭＳＢ、２ＳＢ、３ＳＢ）の全部が１（高
レベル）になれば、レベル検出器としてのＮＡＮＤゲー
ト７．８．９の少なくとも１つの出力は低レベルになる
。従って、ダイオード１０．１１．１２の少なくとも１
つがオン状態になり、積分回Ｒ１４の入力がグランドレ
ベルとなり、バイアス電圧ライン１８の電圧に基づく充
電が遮断され、コンデンサ１６は放電し、コンデンサ１
６の電圧が低下する。これによって最低基準電圧（最低
リファレンス電圧）は比較的低い例えば３ｖになり、最
高基準電圧（最高リファレンス電圧）は例えば５Ｖにな
る。この結果、第３図に示すように３Ｖ〜５Ｖの範囲（
但し、この実施例では４ｖ未満の信号は入力させない〉
の入力アナログ信号がディジタル信号に変換される。
、Ａ／Ｄ変換器４．５．６の少なくとも１つの出力の上
位３ビツト（ＭＳＢ、２ＳＢ、３ＳＢ）の全部が１（高
レベル）になれば、レベル検出器としてのＮＡＮＤゲー
ト７．８．９の少なくとも１つの出力は低レベルになる
。従って、ダイオード１０．１１．１２の少なくとも１
つがオン状態になり、積分回Ｒ１４の入力がグランドレ
ベルとなり、バイアス電圧ライン１８の電圧に基づく充
電が遮断され、コンデンサ１６は放電し、コンデンサ１
６の電圧が低下する。これによって最低基準電圧（最低
リファレンス電圧）は比較的低い例えば３ｖになり、最
高基準電圧（最高リファレンス電圧）は例えば５Ｖにな
る。この結果、第３図に示すように３Ｖ〜５Ｖの範囲（
但し、この実施例では４ｖ未満の信号は入力させない〉
の入力アナログ信号がディジタル信号に変換される。
この時の変換感度は２Ｖｐ−ｐで６ビツトである。
コンデンサ１６の電圧はＡ／Ｄ変換器４．５．６の出力
の上位３ビツトの全部が１になる回数（単位時間当り）
に反比例的に変化する。もし、入力アナログ信号のレベ
ルが高いために、常に上位３ビツトが高レベルであると
仮定すれば、コンデンサ１６の電圧は零になる。上位３
ビツトが高レベルになる回数が徐々に少なくなると、コ
ンデンサエ６の電圧は徐々に高くなる。
の上位３ビツトの全部が１になる回数（単位時間当り）
に反比例的に変化する。もし、入力アナログ信号のレベ
ルが高いために、常に上位３ビツトが高レベルであると
仮定すれば、コンデンサ１６の電圧は零になる。上位３
ビツトが高レベルになる回数が徐々に少なくなると、コ
ンデンサエ６の電圧は徐々に高くなる。
入力アナログ信号レベルか低いために上位３ビツトが高
レベルになる回数が少ない時、又は上位３ビツトが同時
に高レベルにならない時には、コンデンサ１６の電圧か
高くなり、最低基準電圧が例えば４Ｖ、最高基準電圧が
例えば５■になる。
レベルになる回数が少ない時、又は上位３ビツトが同時
に高レベルにならない時には、コンデンサ１６の電圧か
高くなり、最低基準電圧が例えば４Ｖ、最高基準電圧が
例えば５■になる。
これにより、第４図に示すように４Ｖ〜５ｖのアナログ
入力をディジタル変換することが可能になり、この時の
変換感度は１Ｖｐ−ｐで６ビツトである。従って、第４
図の場合には、第３図の場合よりも変換感度が２倍にな
る。なお、最大変換感度を第４図に示す゛ように設定す
ると仮定すれば、入力アナログ信号のレベルが４ｖ〜５
ｖの範囲になるように入力アナログ信号のレベルを設定
することが必要である。アナログ信号を４Ｖ以上にする
ことは周知のバイアス手段又はレベルシフト手段によっ
て容易に達成することができる。
入力をディジタル変換することが可能になり、この時の
変換感度は１Ｖｐ−ｐで６ビツトである。従って、第４
図の場合には、第３図の場合よりも変換感度が２倍にな
る。なお、最大変換感度を第４図に示す゛ように設定す
ると仮定すれば、入力アナログ信号のレベルが４ｖ〜５
ｖの範囲になるように入力アナログ信号のレベルを設定
することが必要である。アナログ信号を４Ｖ以上にする
ことは周知のバイアス手段又はレベルシフト手段によっ
て容易に達成することができる。
入力アナログ信号のレベルの低下に従って変換感度が大
きくなるということは、入力信号レベルの低い領域を正
確にＡ／Ｄ変換することができることを意味する。従っ
て、ＡＧＣ回路と等価的に同一な効果を得ることができ
る。
きくなるということは、入力信号レベルの低い領域を正
確にＡ／Ｄ変換することができることを意味する。従っ
て、ＡＧＣ回路と等価的に同一な効果を得ることができ
る。
本実施例は次の効果を有する。
（１） Ａ／Ｄ変換器４．５．６のディジタル出力の
レベルをＮＡＮＤゲート７．８．９から成る論理回路で
検出し、これによって積分回路を制御し、Ａ／Ｄ変換器
４．５．６の基準電圧を変える方式であるので、回路構
成が簡単であるのみでなく、変換感度の再現性の良い制
御が可能になる。
レベルをＮＡＮＤゲート７．８．９から成る論理回路で
検出し、これによって積分回路を制御し、Ａ／Ｄ変換器
４．５．６の基準電圧を変える方式であるので、回路構
成が簡単であるのみでなく、変換感度の再現性の良い制
御が可能になる。
（２） Ｒ，Ｇ、Ｂ信号ラインのＡ／Ｄ変換器４．５
．６の基準電圧を共通の積分回路１４の出力で制御する
ので、Ａ／Ｄ変換器４．５．６の変換感度を同時、且つ
同一比率にＭ御することができる。従って、Ｒ，Ｇ、Ｂ
の割り台を一定に保ったまま全体のゲインを大きくした
り、小さくしたりすることができる。
．６の基準電圧を共通の積分回路１４の出力で制御する
ので、Ａ／Ｄ変換器４．５．６の変換感度を同時、且つ
同一比率にＭ御することができる。従って、Ｒ，Ｇ、Ｂ
の割り台を一定に保ったまま全体のゲインを大きくした
り、小さくしたりすることができる。
［変形例］
本発明は上述の実施例に限定されるものでなく、例えば
次の変形が可能なものである。
次の変形が可能なものである。
（１） 実施例ではディジタル出力の上位３ビツトをＮ
ＡＮＤゲート７．８．９に入力させたが、ディジタル出
力のレベルを任意の桁の複数ビット又は任意の桁の１ビ
ツトに基づいてレベル検出を行ってもよい。
ＡＮＤゲート７．８．９に入力させたが、ディジタル出
力のレベルを任意の桁の複数ビット又は任意の桁の１ビ
ツトに基づいてレベル検出を行ってもよい。
＜２） ＮＡＮＤゲート７．８．９によってレベル検
出を行う代りに、ディジタル比較回路にＡ／Ｄ変換器４
．５．６の出力を入力させて所定値以上又は以下のレベ
ルを検出して積分回路１４を制御するように構成しても
よい。
出を行う代りに、ディジタル比較回路にＡ／Ｄ変換器４
．５．６の出力を入力させて所定値以上又は以下のレベ
ルを検出して積分回路１４を制御するように構成しても
よい。
（３） 基準電圧回Ｉ！８３０の第２の端子３８を固定
の電圧源又はグランドに接続し、第１の端子３７にレベ
ル検出に基づいて制御された可変電圧を印加するように
構成してもよい。
の電圧源又はグランドに接続し、第１の端子３７にレベ
ル検出に基づいて制御された可変電圧を印加するように
構成してもよい。
（４） Ｒ，Ｇ、Ｂ信号ラインに限ることなく、別の
複数チャンネル信号ラインにも適用可能である。
複数チャンネル信号ラインにも適用可能である。
（５） 第５図に示すようにＡ／Ｄ変換器４．５．６の
入力側のＲ，Ｇ、Ｂ信号ライン１．２．３にレベル検出
用コンパレータ４１．４２．４３をそれぞれ接続し、基
準電圧源４４．４５．４６の基準電圧と比較し、基準電
圧よりも高い入力レベルの時にコンパレータ４１．４２
．４３の出力を低レベルになし、積分回路１４を放電状
態にしてコンデンサ１６の電圧（基準電圧）を変えるよ
うにしてもよい、なお、第５図において第１図と共通す
る部分には同一の符号が付されている。
入力側のＲ，Ｇ、Ｂ信号ライン１．２．３にレベル検出
用コンパレータ４１．４２．４３をそれぞれ接続し、基
準電圧源４４．４５．４６の基準電圧と比較し、基準電
圧よりも高い入力レベルの時にコンパレータ４１．４２
．４３の出力を低レベルになし、積分回路１４を放電状
態にしてコンデンサ１６の電圧（基準電圧）を変えるよ
うにしてもよい、なお、第５図において第１図と共通す
る部分には同一の符号が付されている。
（６） １チヤンネルのＡ／Ｄ変換回路にも適用可能で
ある。
ある。
［発明の効果］
上述のように本発明によれば、簡単な回路でＡ／Ｄ変換
器の変換感度を自動的に変えてＡＧＣと同様な効果を得
ることができる。
器の変換感度を自動的に変えてＡＧＣと同様な効果を得
ることができる。
第１図は本発明の実施例に係わるＲ、Ｇ、Ｂ信号処理回
路を示すブロック図、 第２図は第１図のＡ／Ｄ変換器を原理的に示す回路図、 第３図は入力レベルの高い時のＡ／Ｄ変換器の変換特性
を示す図、 第４図は入力レベルが低い時のＡ／Ｄ変換器の変換特性
を示す図、 第５図は変形例のＲ，Ｇ、 すブロック図である。 １・・・Ｒ信号ライン、 信号ライン、４．５． ９・・・ＮＡＮＤゲート、
路を示すブロック図、 第２図は第１図のＡ／Ｄ変換器を原理的に示す回路図、 第３図は入力レベルの高い時のＡ／Ｄ変換器の変換特性
を示す図、 第４図は入力レベルが低い時のＡ／Ｄ変換器の変換特性
を示す図、 第５図は変形例のＲ，Ｇ、 すブロック図である。 １・・・Ｒ信号ライン、 信号ライン、４．５． ９・・・ＮＡＮＤゲート、
Claims (1)
- 【特許請求の範囲】 それぞれの一方の入力端子がアナログ信号ラインに接続
され、それぞれの他方の入力端子がそれぞれの基準電圧
源に接続されている複数のコンパレータから成る並列比
較形アナログ・ディジタル変換器と、 前記アナログ・ディジタル変換器の出力又は入力の信号
レベルを検出し、前記信号レベルに対して反比例的に前
記基準電圧源の基準電圧を変化させる基準電圧制御手段
と を含むことを特徴とする回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1176940A JPH0341827A (ja) | 1989-07-07 | 1989-07-07 | アナログ・デイジタル変換器を含む回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1176940A JPH0341827A (ja) | 1989-07-07 | 1989-07-07 | アナログ・デイジタル変換器を含む回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0341827A true JPH0341827A (ja) | 1991-02-22 |
Family
ID=16022400
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1176940A Pending JPH0341827A (ja) | 1989-07-07 | 1989-07-07 | アナログ・デイジタル変換器を含む回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0341827A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53148952A (en) * | 1977-06-01 | 1978-12-26 | Nippon Hoso Kyokai <Nhk> | Analog-digital converter |
| JPS592431A (ja) * | 1982-06-28 | 1984-01-09 | Hitachi Ltd | アナログ・デイジタル変換器 |
-
1989
- 1989-07-07 JP JP1176940A patent/JPH0341827A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53148952A (en) * | 1977-06-01 | 1978-12-26 | Nippon Hoso Kyokai <Nhk> | Analog-digital converter |
| JPS592431A (ja) * | 1982-06-28 | 1984-01-09 | Hitachi Ltd | アナログ・デイジタル変換器 |
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