JPH0333724A - Liquid crystal display device - Google Patents
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、液晶表示装置、特に薄膜トランジスタ及び画
素電極で画素を構成するアクティブマトリクス方式の液
晶表示装置に適用して画質向上に有効な技術に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a technique that is effective for improving image quality when applied to liquid crystal display devices, particularly active matrix liquid crystal display devices in which pixels are composed of thin film transistors and pixel electrodes. .
アクティブマトリクス方式の液晶表示装置は。 Active matrix type liquid crystal display device.
第2図に示すようにマトリクス状に複数の単位画素が配
置された液晶表示部を有する。M品表示部の各単位W素
1は、隣接する2本のゲート信号線と隣接する2本のゲ
ータ線の交差領域に配置される。ここで単位画素とは同
時にアドレスされる画素の集まりの意味として用いる。As shown in FIG. 2, it has a liquid crystal display section in which a plurality of unit pixels are arranged in a matrix. Each unit W element 1 of the M product display section is arranged in an intersection region of two adjacent gate signal lines and two adjacent gator lines. Here, the term "unit pixel" is used to mean a group of pixels that are addressed simultaneously.
カラー表示の場合、各単位画素には1色のカラーフィル
タが対応する。ここにゲート線2は列方向(水平方向)
に延在し0行方向に複数本配置され、データII3はゲ
ート線と交差する行方向(垂直方向)に延在し、列方向
に複数本配置されている。In the case of color display, each unit pixel corresponds to a color filter of one color. Here, gate line 2 is in the column direction (horizontal direction)
Data II3 extends in the row direction (vertical direction) intersecting the gate line, and is arranged in a plurality in the column direction.
上記の各単位画素は、液晶、その液晶を介在して配置さ
れた透明画素電極4及び共通透明画素電極、薄膜トラン
ジスタ(TPT)5などから構成されている。透明画素
電極、TPTのそれぞれは、画素毎に設けられている。Each unit pixel described above is composed of a liquid crystal, a transparent pixel electrode 4 disposed with the liquid crystal interposed therebetween, a common transparent pixel electrode, a thin film transistor (TPT) 5, and the like. A transparent pixel electrode and TPT are provided for each pixel.
TPTのソース電極6゜ドレイン?を極7及びゲート線
!極8は、それぞれ透明画#電極4.データ線3及びゲ
ート線2に接続される8画素電極部と隣接するゲート線
との間に電荷保持容量素子11が形成されている。デー
タ線3.ゲート[2には、それぞれ信号wI動開回路9
垂直走査回路10から所望の信号が印加される。TPT source electrode 6° drain? The pole 7 and gate line! Pole 8 is transparent #electrode 4. A charge storage capacitor element 11 is formed between an 8-pixel electrode section connected to the data line 3 and gate line 2 and an adjacent gate line. Data line 3. The gates [2 each have a signal wI operating open circuit 9
A desired signal is applied from the vertical scanning circuit 10.
上記のような液晶装置を大型化するに伴い、製造工程中
の異物等が原因でTPTのドレイン・ソース間の短絡や
、ゲート・ソース間の短絡が発生し易くなる。これらの
短絡の生じた6素はいわゆる点欠陥(単位画素の損失)
になる、各画素サイズが大きくなることに伴い、上記の
ような点欠陥は目立ち易くなっている。As liquid crystal devices as described above become larger, short circuits between the drain and source of the TPT and between the gate and source become more likely to occur due to foreign matter during the manufacturing process. These 6 short-circuited elements are so-called point defects (loss of unit pixel)
As the size of each pixel increases, point defects such as those described above are becoming more noticeable.
この対策として1画素部を冗長設計する方法がこれまで
に提案されている。As a countermeasure to this problem, a method of designing one pixel portion redundantly has been proposed so far.
第3図は特願昭62−242363号に開示されるもの
で一画素を複数のTFTと画*111極に分割する方式
である。また、第4図は、サブビクセル4個で、1つの
ビクセルとしている方式である。FIG. 3 is a method disclosed in Japanese Patent Application No. 62-242363, in which one pixel is divided into a plurality of TFTs and 111 poles. Further, FIG. 4 shows a method in which one pixel is made up of four sub-vixels.
なお、後者の方式は、インターナショナル デイスプレ
ィ リサーチ コンファレンス 198δ年コンブアレ
ンス レコード 第56頁CIDRC。The latter method is described in the International Display Research Conference 198δ Combination Record, page 56, CIDRC.
’ 88 、 Confarence、Record、
(1988) p、56)に論じられている。'88, Conference, Record,
(1988) p. 56).
しかし乍ら上記従来技術において、前者の方式では1例
えば第3図のB点が破壊すると3分割したIs全てが動
作しなくなり、必がしも完全な冗長性が得られていなか
った。また後者の方式ではゲート線を2本ずつ駆動する
ので、保持容量素子を設けるにあたって、第3図のよう
にゲート線と兼ねさせる場合、それらの容量分してのノ
イズが。However, in the above-mentioned prior art, in the former method, if one point, for example, point B in FIG. 3, is destroyed, all three divided Is become inoperable, and complete redundancy was not necessarily achieved. In addition, in the latter method, two gate lines are driven at a time, so if a storage capacitor element is provided and is also used as a gate line as shown in FIG. 3, noise will be generated due to the capacitance of the storage capacitor element.
上記2本のゲート線に連なる画素間で異なってくるとい
う問題があり、保持容量素子を設けることが容易でなか
った。There is a problem that the difference occurs between the pixels connected to the two gate lines, and it is not easy to provide a storage capacitor element.
さらに、上記の両従来技術では、作製プロセスを変更す
ることなく保持容量素子専用の電極配線を別個に設ける
ことは開口率などの観点から困難であるという問題があ
った。Furthermore, in both of the above conventional techniques, there is a problem in that it is difficult to separately provide electrode wiring exclusively for the storage capacitor element without changing the manufacturing process from the viewpoint of the aperture ratio.
本発明の目的は、上記の問題点を克服することにある。The aim of the invention is to overcome the above-mentioned problems.
すなわち、簡単な構成で冗長性を有する画素配置法を実
現し、さらに画質向上に効果のある保持容量素子のため
の電極配線を、駆動波形への影響が無いようにし、また
、極端な開口率の低減無くして形成配置することを目的
とする。In other words, we have realized a pixel arrangement method with redundancy with a simple configuration, we have also made the electrode wiring for the storage capacitor element, which is effective in improving image quality, so that it does not affect the drive waveform, and we have achieved an extremely high aperture ratio. The purpose is to form and arrange without reducing the
上記目的を達成するため、本発明においては、特許請求
の範囲に記載するように構成している。In order to achieve the above object, the present invention is configured as described in the claims.
すなわち本発明は、各ゲート線の両側にそのゲート線に
よって駆動されるほぼ同サイズのTPTと画素電極を配
置したものである。あわせて各データ線の両側に同時駆
動されるようなほぼ同サイズのTPTと画素電極を配置
したものである。さらにこれらの4画素分に相当する大
きさのカラーフィルタを対応させる。これらにより例え
ば第1図に示したような配置の単位画素4分割が可能と
なる。That is, in the present invention, a TPT and a pixel electrode of approximately the same size are arranged on both sides of each gate line to be driven by the gate line. In addition, TPTs and pixel electrodes of approximately the same size are arranged on both sides of each data line so that they are driven simultaneously. Furthermore, a color filter of a size corresponding to these four pixels is provided. These make it possible to divide the unit pixel into four units arranged as shown in FIG. 1, for example.
本発明では画質向上のために第6図に示すようにさらに
隣接するゲート配線とゲート配線の間にゲート配線と同
一工程で形成された保持容量素子のための電極線を設け
たものである。In the present invention, in order to improve image quality, as shown in FIG. 6, an electrode line for a storage capacitor element, which is formed in the same process as the gate wiring, is further provided between adjacent gate wirings.
上述した手段によれば、前記各単位画素においてTPT
が局所的に破壊しても単位画素全体の点欠陥でなくなる
ので、画素の点欠陥を低減することができる。この点は
、第3図に示される方式と一部その作用は重複する。し
かし、第3図B点の破壊で一単位画素が欠陥となるのに
比べ1本発明の方式ではその危険性が回避されており、
完全な冗長性を有する。According to the above-mentioned means, TPT in each unit pixel
Even if the pixel is locally destroyed, it is not a point defect of the entire unit pixel, so it is possible to reduce point defects of the pixel. In this respect, the operation partially overlaps with the method shown in FIG. However, compared to the fact that one unit pixel becomes defective due to the destruction at point B in FIG. 3, the method of the present invention avoids this risk.
Fully redundant.
さらに上記手段によれば、従来プロセスの変更なく、保
持容量用素子電極専用線を設けることが可能なので液晶
に加わる電圧保持特性を改善でき、表示画質の均一性を
確保できる。このことは第4図に示した方式と列方向配
線数が変わらないことを考慮すると極めて有利な画素配
置となっている。Furthermore, according to the above means, it is possible to provide a dedicated line for storage capacitor element electrodes without changing the conventional process, so that the voltage holding characteristics applied to the liquid crystal can be improved and uniformity of display image quality can be ensured. This is an extremely advantageous pixel arrangement when considering that the number of wirings in the column direction is the same as in the method shown in FIG.
(実施例1)
以下1本発明の一実施例を第1図により説明する。第1
図(a)はアクティブ・マトリクス方式のカラー液晶表
示装置の1力ラー画素部の平面図である。ここで−単位
画素は、4個のT F T(TFTI〜TFT4)と画
Mf11極で構成されている。また第1図(a)のA−
A切断線で切った断面図を第1図(b)に示す、さらに
第1図(c)には、第1図(a)に示す単位画素を複数
配置したものを模式的に示したものである。(Example 1) An example of the present invention will be described below with reference to FIG. 1st
Figure (a) is a plan view of a single color pixel portion of an active matrix color liquid crystal display device. Here, the unit pixel is composed of four TFTs (TFTI to TFT4) and a pixel Mf11. Also, A- in Fig. 1(a)
FIG. 1(b) shows a cross-sectional view taken along cutting line A, and FIG. 1(c) schematically shows a structure in which a plurality of unit pixels shown in FIG. 1(a) are arranged. It is.
液晶表示装置は、下部透明ガラス基板18の表面上に、
TPT及び透明画素電極ITO12を有するrti素が
構成されている。The liquid crystal display device includes, on the surface of the lower transparent glass substrate 18,
An rti element having TPT and a transparent pixel electrode ITO 12 is configured.
各カラー一部は、上述のように実質的に大きさのほぼ等
しい4個のTPTとその各々に接続された4個の画素f
I&極から構成されており、それぞれはゲート線13及
びデータ線14については対称に配置されている。すな
わち、第1図(a)及びCQ)に示されるように列方向
に延在し、行方向に複数本配置されたゲート線と1行方
向に延在し、列方向に複数本配置されたデータ線のそれ
ぞれの両側に、はぼ同時に駆動波形の印加される画素が
配置されている。Each color portion consists of four TPTs of substantially equal size and four pixels f connected to each of them, as described above.
It is composed of I& poles, and each is arranged symmetrically with respect to the gate line 13 and data line 14. In other words, as shown in FIG. 1(a) and CQ), a gate line extending in the column direction and a plurality of gate lines arranged in the row direction, and a gate line extending in the row direction and arranged in a plurality in the column direction. Pixels to which driving waveforms are applied almost simultaneously are arranged on both sides of each data line.
各TFTI〜TFT4のそれぞれは、主に、ゲート電極
15.ゲート絶縁膜23.i型半導体層。Each of TFTI to TFT4 mainly has a gate electrode 15. Gate insulating film 23. i-type semiconductor layer.
一対のソース電極16及びドレイン電極17で構成され
ている。It is composed of a pair of source electrode 16 and drain electrode 17.
ゲート電極は1例えばスパッタで形成されたクロムCr
で構成され、ゲート配線の一部として丁字形状に突出さ
せたものである。厚さは1000A程度とした。The gate electrode is made of chromium Cr formed by sputtering, for example.
It is made up of a T-shape and protrudes as part of the gate wiring. The thickness was about 1000A.
ゲート絶縁膜は1例えば、プラズマCVD法で形成され
た窒化シリコン膜を用い、3000A程度の膜厚で形成
する。The gate insulating film is formed using, for example, a silicon nitride film formed by plasma CVD to a thickness of about 3000 Å.
i型半導体層は、薄膜トランジスタTPTI〜TFT4
の夫々のチャネル形成領域として使用される。単位画素
を構成する4つの画素について。The i-type semiconductor layer includes thin film transistors TPTI to TFT4.
is used as a channel forming region for each. Regarding the four pixels that make up a unit pixel.
このi型半導体層は共通の島領域18で構成される。i
型半導体層は非晶質シリコンまたは多結晶シリコン膜で
形成し、200〜3000人程度の膜厚で形成する。This i-type semiconductor layer is composed of a common island region 18. i
The type semiconductor layer is formed of an amorphous silicon or polycrystalline silicon film, and is formed to have a thickness of about 200 to 3000 layers.
上記のように複数のトランジスタのそれぞれのi型半導
体層を共通の島状パターンに形成することによれば、ド
レイン配線がi型半導体M段差を乗り越える箇所が2箇
所となるので、この段差乗り越えの際に画素内に発生す
る点欠陥を174に低減できる。By forming the i-type semiconductor layers of a plurality of transistors into a common island-like pattern as described above, there are two locations where the drain wiring can cross over the i-type semiconductor M step. In this case, the number of point defects occurring within a pixel can be reduced to 174.
また前記i型半導体層は、データ線とゲート線との交差
部(クロスオーバ部)の両者間までに延在させて設けら
れている。これによりデータ線とゲート線の短絡を低減
するような構成となっている。Further, the i-type semiconductor layer is provided to extend between the data line and the gate line at an intersection (crossover section). This structure reduces short circuits between the data line and the gate line.
薄膜トランジスタTPTI〜TFT4のソース電極とド
レイン電極はi型半導体層上にそれぞれ隔離して設けら
れている。ソース電極、ドレイン電極の夫々は、回路の
バイアス極性が変わると、動作上、ソースとドレインが
入れ替わるように構成されている。つまりTFTはFE
Tと同様に双方向性である。The source electrodes and drain electrodes of the thin film transistors TPTI to TFT4 are provided separately on the i-type semiconductor layer. The source electrode and the drain electrode are each configured such that when the bias polarity of the circuit changes, the source and drain are interchanged in operation. In other words, TFT is FE
Like T, it is bidirectional.
ソース電極とドレイン電極はCr及びAl1の2重電極
構造であり、同一工程で形成される。またドレイン電極
17はデータ14mと一体に構成されている。The source electrode and the drain electrode have a double electrode structure of Cr and Al1, and are formed in the same process. Further, the drain electrode 17 is configured integrally with the data 14m.
ソース電極16に一部重ねるようにして、スパッタで形
成された透明導電L4(インジウム・錫酸化膜ITO)
12を用い、1000〜2000人の膜厚(本実施例で
は12oOAII!度)で透明画素電極を形成する。Transparent conductive L4 (indium/tin oxide film ITO) formed by sputtering so as to partially overlap the source electrode 16
12, a transparent pixel electrode is formed with a film thickness of 1000 to 2000 degrees (in this example, 12 degrees).
上記のように形成された下部基板の画面領域全体を被覆
するように保護11120を形成し、カラーフィルタ2
2の形成された通常の対向基板上9゜液晶21等と組合
せることにより液晶デイスプレィパネルが完成する。A protection 11120 is formed to cover the entire screen area of the lower substrate formed as described above, and a color filter 2 is formed.
A liquid crystal display panel is completed by combining it with a normal 9° liquid crystal 21 formed on the counter substrate 2 and the like.
第1!1 (0)では、上述の4画素から411!威さ
れる単位画素の赤(R)、緑(G)、青(B)配列を示
しである。このKGBの各パターンは第1図(a)に示
される4曙索と対応する対向基板上に所定色のカラーフ
ィルタ22パターンを形成する上記のように形成された
単位画素を構成する4画素のうちの一部の点欠陥は、単
位画素の全体の面積に比べて小さい(本実施例の場合1
74の面積)ので、前記点欠陥を見にくくすることがで
きる。また上記4画素は実質的に同一サイズで形成され
ているので、画素内の点欠陥の面積を均一にすることが
できる。In the 1st!1 (0), 411! from the above 4 pixels! This figure shows the red (R), green (G), and blue (B) arrays of the affected unit pixels. Each of these KGB patterns forms a color filter 22 pattern of a predetermined color on the counter substrate corresponding to the four lines shown in FIG. 1(a). Some of the point defects are smaller than the entire area of the unit pixel (in this example, 1
74 area), the point defects can be made difficult to see. Furthermore, since the four pixels are formed to have substantially the same size, the area of point defects within the pixel can be made uniform.
さらに第3図の従来技術の分割法と比べればTPTの局
所破壊が一単位I!i索の欠陥に結びつく危険性が回避
されているので、より完全な冗長性を実現することがで
きる。Furthermore, compared to the conventional division method shown in FIG. 3, the local destruction of TPT is 1 unit! A more complete redundancy can be achieved since the risk of being linked to a defect in the i-line is avoided.
本実施例のその他の効果としては、特にデータ線の両側
に同時に駆動される画素を配置することにより、データ
線を行方向にほぼ直線状に形成することが可能となる点
が挙げられる。RGBの配列パターンは画像の視認性が
良い、いわゆる3自記列となっている。これを第3図の
従来技術ではデータ線が蛇行しているのと比べると、デ
ータ線の配線抵抗を273以下とすることが可能となる
。Another advantage of this embodiment is that by arranging pixels that are driven simultaneously on both sides of the data line, the data line can be formed substantially linearly in the row direction. The RGB arrangement pattern is a so-called 3 self-recording sequence, which provides good image visibility. Comparing this with the conventional technique shown in FIG. 3 in which the data line meanderes, it is possible to reduce the wiring resistance of the data line to 273 or less.
線数を172に低減でき、ゲート線とデータ線の交点の
数を172にすることができ歩留り向上も遠戚される。The number of lines can be reduced to 172, the number of intersections between gate lines and data lines can be reduced to 172, and the yield can be improved to a distant degree.
本実施例ではRGB三角配列としたが、第1図(d)に
示すような縦ストライブ配列でも冗長性は損われない、
その他機ストライプ配列などにも適用できることはいう
までもない。In this example, an RGB triangular array is used, but a vertical stripe array as shown in FIG. 1(d) can also be used without compromising redundancy.
Needless to say, it can also be applied to other machine stripe arrangements.
本発明の第1の実施例の改良を第1図(e)。FIG. 1(e) shows an improvement of the first embodiment of the present invention.
(f)を用いて説明する1本実施例では画素構成。In this embodiment, the pixel configuration will be explained using (f).
配置は第1の実施例と全く同じであり、ゲート線とデー
タ線を一部2層化したところのみが異なる。The arrangement is exactly the same as the first embodiment, and the only difference is that some of the gate lines and data lines are made into two layers.
これらはゲート線13を形成後に、もう一つのゲート配
線パターン103を形成する工程とゲート線14を形成
後に、もう一つのデータ配線パターン104を形成する
工程を加えればよい。These can be accomplished by adding a step of forming another gate wiring pattern 103 after forming the gate line 13, and a step of forming another data wiring pattern 104 after forming the gate line 14.
上記のような配線パターンの2層化により、断線による
欠陥が救済されるという効果がある。The double-layered wiring pattern as described above has the effect of relieving defects caused by disconnection.
なおここでは追加パターン103,104はそれぞれ元
のパターン13.14の配線幅より狭くしたが、広くし
ても上記効果が失なわれないことは云うまでもない。Although the additional patterns 103 and 104 are made narrower than the original patterns 13 and 14 in this case, it goes without saying that the above effect will not be lost even if they are made wider.
また本実施例ではTPTのゲート部分での2層化を避け
であるが、これは配線交差部及びTFT部での配線、電
極等の段差切れを防ぐためである。Furthermore, in this embodiment, double layering is avoided at the gate portion of the TPT, and this is to prevent step breaks in wiring, electrodes, etc. at wiring intersections and TFT portions.
必要に応じてこの部分も2層化することが可能である。This part can also be made into two layers if necessary.
(実施例2)
本発明の第2の実施例による液晶表示装置の1力ラー画
素部の平面図を第5図に示す、同図では、斜線部に相当
する箇所のゲートパターンを除いである点のみが第1図
(a)と異なる。これによれば、ゲート線とデータ線の
オーバラップ面積を低減することができ、配線間容量と
、配線間短絡確率を低減できるという効果がある。(Example 2) A plan view of the single color pixel portion of a liquid crystal display device according to a second example of the present invention is shown in FIG. 5. In the same figure, the gate pattern corresponding to the hatched area is excluded. Only this point differs from FIG. 1(a). According to this, it is possible to reduce the overlapping area between the gate line and the data line, and it is possible to reduce the inter-wiring capacitance and the short-circuit probability between the wirings.
(実施例3)
本発明の第3の実施例を第6図を用いて説明する。第6
図(a)は第1図CQ)に相当する模式図である0本実
施例では、相隣るゲート線の方向と平行にかつまたそれ
らの相隣るゲート線の間隔をほぼ等分割する位置に保持
容量素子線24を設けである。これらの保持容量素子線
24は、その各線の両側のそれぞれの画素で画素電極と
の間に保持容量11を形成する他方の電極を構成する。(Example 3) A third example of the present invention will be described using FIG. 6. 6th
Figure (a) is a schematic diagram corresponding to Figure 1 (CQ). A storage capacitance element line 24 is provided at. These storage capacitor element lines 24 constitute the other electrode that forms the storage capacitor 11 between the pixel electrodes of each pixel on both sides of each line.
上記保持容量素子線24はゲート配線2の製造工程と同
一の工程で形成される。すなわち例えばCrのゲート配
線パターンと同時にCrの保持容量素子配線パターン々
を形成できるので従来プロセスを変える必要がない、従
来方式でも、もちろん同様の保持容量線を設けることは
可能である。The storage capacitor element line 24 is formed in the same manufacturing process as the gate wiring 2. That is, for example, it is possible to form the Cr storage capacitor element wiring patterns at the same time as the Cr gate wiring pattern, so there is no need to change the conventional process, and it is of course possible to provide similar storage capacitor lines using the conventional method.
しかしその場合は、ゲート線と平行に設けられる保持容
量線との間の領域が開口率を低減することまたゲート線
と保持容量線の短絡などの問題が生ずることを考えると
本方式の画素配置の方が望ましいことは云うまでもない
。However, in that case, considering that the area between the gate line and the storage capacitor line provided in parallel will reduce the aperture ratio, and problems such as shorting between the gate line and the storage capacitor line will occur, this method is not suitable for pixel arrangement. Needless to say, is more desirable.
保持容量素子11の誘電体膜としては下部基板上の所定
部に残されるゲート絶縁膜23を用いればよい、保持容
量素子の大きさは、第6図(b)に示すように上記保持
容量素子線で形成された電極と、ITO画素電極のオー
バラップ面積を変えることにより所望の大きさにするこ
とができる。The gate insulating film 23 left on a predetermined portion of the lower substrate may be used as the dielectric film of the storage capacitor element 11. The size of the storage capacitor element is as shown in FIG. 6(b). A desired size can be obtained by changing the overlapping area between the line electrode and the ITO pixel electrode.
各保持容量素子線24は電気的には定電位1例えば対向
電極Vcomの電圧と等しくしておく。Each storage capacitor element line 24 is electrically kept at a constant potential 1, for example, equal to the voltage of the counter electrode Vcom.
上記の如き保持容量素子は、各画素での電荷保持に効果
があり、液晶表示装置の表示の均一性を向上することが
できる。また第3図従来例と異なり、本実施例の保持容
量素子線は専用線であってゲート線と兼ねるものではな
い、従ってこれによれば、ゲートパルス伝播遅延を引き
起こすゲート配線容量への保持容量からの寄与を低減で
きるという効果がある。The storage capacitor element as described above is effective in retaining charge in each pixel, and can improve display uniformity of a liquid crystal display device. Also, unlike the conventional example shown in FIG. 3, the storage capacitor element line in this example is a dedicated line and does not double as a gate line. This has the effect of reducing the contribution from
(実施例4) 本発明の第4の実施例を第7図に示す。(Example 4) A fourth embodiment of the invention is shown in FIG.
この実施例は、画素配置とTPTを設ける箇所との関係
において別の配置法を示したものである。This embodiment shows a different arrangement method in terms of the relationship between pixel arrangement and the location where the TPT is provided.
本実施例では各ゲート線の両側にそのゲート線で駆動さ
れる画素を配置する点は、実施例1と同様であるが、ド
レイン電極の接続の仕方が異なる。This embodiment is similar to the first embodiment in that pixels driven by the gate line are arranged on both sides of each gate line, but the method of connecting the drain electrodes is different.
この場合においてもカラー画素分割による冗長性はそこ
なわれないことは云うまでもない。Needless to say, even in this case, the redundancy due to color pixel division is not impaired.
本実施例では各データ線に2色の信号が、ゲート線−ラ
イン毎に印加される。その2色の組合せはデータ線2本
毎に変わる0例えば、第7図では、第1.第2の組、第
3.第4の組、第5.第6の組のデータ線にはそれぞれ
(RI B)l (as R)。In this embodiment, two color signals are applied to each data line for each gate line. The combination of the two colors changes every two data lines.For example, in FIG. 2nd group, 3rd group. 4th group, 5th group. (RI B) l (as R) for the sixth set of data lines, respectively.
(B、R)の信号が加えられる。(B, R) signals are added.
上記の方式は、混色2回路規模の複雑化を伴うが、デー
タ線の一本が断線しても各単位画素の1/2は点灯可能
であり、欠陥の救済できるという効果がある。Although the above method involves complication in the scale of the two color mixing circuits, it has the effect that even if one data line is disconnected, 1/2 of each unit pixel can be lit, and defects can be repaired.
さらに第7図に示すように、データ線への入力をくし型
状としてパネルの上下方向から駆動する時には別の効果
がある。すなわち、同一単位画素の半分ずつをそれぞれ
上下の駆動回路で駆動するので、上下駆動回路の出力段
のICの製造バラツキに伴うアナログ信号出力の上下の
差が吸収され。Furthermore, as shown in FIG. 7, another effect can be obtained when the inputs to the data lines are shaped like a comb and are driven from above and below the panel. That is, since half of the same unit pixel is driven by the upper and lower drive circuits, the difference between the upper and lower analog signal outputs due to manufacturing variations in the ICs in the output stage of the upper and lower drive circuits is absorbed.
縦筋欠陥を低減できるという効果がある。This has the effect of reducing longitudinal streak defects.
(実施例5)
第8図は本発明の第5の実施例図であり、テレビジョン
受像機のブロック構成図を示す。(Embodiment 5) FIG. 8 is a diagram showing a fifth embodiment of the present invention, and shows a block configuration diagram of a television receiver.
用いてTV画像表示を行うものである。It is used to display TV images.
第8図において、25は通常のカラーTVに使用される
標準的な駆動回路である。また映像信号処理回路への入
力をV ’l’ R信号とすればビデオモニタとしても
用いることができる。In FIG. 8, 25 is a standard drive circuit used in ordinary color TVs. Furthermore, if the input to the video signal processing circuit is a V'l'R signal, it can also be used as a video monitor.
なお液晶表示部としては実施例2〜4に記載されるもの
を用いることができる。Note that as the liquid crystal display section, those described in Examples 2 to 4 can be used.
また、この実施例においては、本発明の液晶表示装置は
TV画像表示に限らず、他のデイスプレィとして用いる
ことももちろん可能である。特に本発明を・適用すれば
、大画面、高精細の表示装置において従来より大幅に良
好な画面を実現することができ、精密な図形や小さな文
字等を明瞭に表示することができるので、情報用端末装
置または文字2図形表示装置等の表示装置として好適で
ある。Furthermore, in this embodiment, the liquid crystal display device of the present invention is not limited to displaying TV images, but can of course be used as other displays. In particular, if the present invention is applied, it is possible to realize a screen that is much better than that of the past in large-screen, high-definition display devices, and it is possible to clearly display precise figures and small characters, so information It is suitable as a display device such as a computer terminal device or a character-two-figure display device.
以上実施例によって本発明を説明してきたが、本発明は
画素の配置2分割法にその主旨があり上記実施例に限定
されるものではない、特にゲート線及びゲート絶縁膜の
一部にはAQ及びその陽極化成膜を用いてもよい、TP
Tの構造も上記に限られない、また裕度があれば上記4
分割画素のそれぞれに第3V!jのような従来技術を適
用してもよいことはもちろんである。Although the present invention has been described above with reference to the embodiments, the main purpose of the present invention is to divide the pixel into two parts, and is not limited to the above-mentioned embodiments. and its anodized film may be used, TP
The structure of T is not limited to the above, and if there is a margin, it may be the same as 4 above.
3rd V for each divided pixel! Of course, conventional techniques such as j may also be applied.
以上説明したように1本発明によれば1代表的なものと
して下記のような効果を得ることができる。As explained above, according to the present invention, the following typical effects can be obtained.
液晶表示装置の液晶表示部の画素の点欠陥を低減するこ
とができると共に、表示画質の均一性を保つことができ
る。Point defects in pixels of a liquid crystal display portion of a liquid crystal display device can be reduced, and uniformity of display image quality can be maintained.
本発明では上記従来プロセスの変更なく簡単な構成で達
成できるものである。The present invention can be achieved with a simple configuration without changing the conventional process described above.
第1図は本発明の一実施例とその改良による液晶表示装
置を説明するための図、第2図から第4図は従来公知例
を説明するための図、第5図から第7図は本発明の別の
実施例を説明するための図、第8図は本発明の応用装置
の一例のブロック構成図である。
1・・・単位画素、2・・・ゲート線、3・・・データ
線、4゜12・・・透明画一111tl[i、 5・・
・TFT、6,16・・・ソース電極、7,17・・・
ドレインwtm、8,15・・・ゲート電極、11・・
・保持容量素子、9・・・信号駆動回路、10・・・垂
直走査回路、24・・・保持容量素子線。
2
図
(L)
2
第
1
1U (C)
冨
回(e)
乃
Z
図
第
閃
第
5
巳
冨
図(む
葛
面
(1))
罵
図FIG. 1 is a diagram for explaining an embodiment of the present invention and a liquid crystal display device improved therefrom, FIGS. 2 to 4 are diagrams for explaining conventionally known examples, and FIGS. 5 to 7 are diagrams for explaining a conventionally known example. FIG. 8, which is a diagram for explaining another embodiment of the present invention, is a block diagram of an example of an application device of the present invention. 1...Unit pixel, 2...Gate line, 3...Data line, 4°12...Transparent image 111tl [i, 5...
・TFT, 6, 16... Source electrode, 7, 17...
Drain wtm, 8, 15... Gate electrode, 11...
- Holding capacitor element, 9... Signal drive circuit, 10... Vertical scanning circuit, 24... Holding capacitor element line. 2 Figure (L) 2 1st 1U (C) Tomikazu (e) NoZ Figure 1st Sen No. 5 Mifuzu (Mukazumen (1)) Abusive picture
Claims (1)
と行方向に延在し列方向に複数本配置されるデート線と
、それらの夫々の交差領域に薄膜トランジスタ及び画素
電極で構成される画素を有し上記データ線に表示すべき
信号を加える信号駆動回路と上記ゲート線にゲートパル
スを加える垂直走査回路とを有する液晶表示装置であつ
て、 上記複数本のゲート線の夫々について、各ゲート線に加
えられるゲートパルスによつて駆動される上記薄膜トラ
ンジスタ及び該薄膜トランジスタに接線された画素電極
が上記各ゲート線の両側に配置されたことを特徴とする
液晶表示装置。 2、請求項第1項に記載の液晶表示装置において前記複
数本のデータ線の夫々について、1本のデータ線に加え
れる画像信号がほぼ同時に複数の画素に伝えられ、かつ
該複数の画素が上記夫々のデータ線の両側に配置された
ことを特徴とする液晶表示装置。 3、請求項第1項ないし第2項記載の液晶表示装置にお
いて、前記複数本のゲート線のうちの隣接する2本のゲ
ート線の間のそれぞれに、上記ゲート線とほぼ平行にか
つ、上記2本のゲート線の間をほぼ等間隔に分割する位
置に容量電極線を形成し、各画素においては画素電極を
一方の電極とし、上記容量電極線を他方の電極とする保
持容量素子を構成したことを特徴とする液晶表示装置。 4、請求項第1項記載の液晶表示装置において、上記各
ゲート線の両側に配置された上記薄膜トランジスタとそ
れに接続された画素電極の夫々は、実質的に同一サイズ
で構成されていることを特徴とする液晶表示装置。 5、請求項第1項ないし第4項のいずれかに記載の液晶
表示装置において、同一のデータ信号がほぼ同時に伝え
られる複数の画素に対向する位置には、それら複数の画
素を含む大きさの所定色のフィルムが配置され、形成さ
れたカラーフィルタが設けられていることを特徴とする
液晶表示装置。 6、表示手段として上記第1項ないし第5項のいずれか
に記載の液晶表示装置を用いたことを特徴とするテレビ
ジョン画像表示装置。 7、表示手段として上記第1項ないし第5項のいずれか
に記載の液晶表示装置を用いたことを特徴とする情報用
端末装置または文字、図形表示装置。 8、請求項第1項乃至第7項のいずれかに記載の液晶表
示装置において、上記ゲート線を2層の導体層で構成し
たことを特徴とする液晶表示装置。 9、請求項第1項乃至第8項のいずれかに記載の液晶表
示装置において、上記ゲート線を2層の導体層で構成し
たことを特徴とする液晶表示装置。[Claims] 1. A plurality of gate lines extending in the column direction and arranged in the row direction, a plurality of date lines extending in the row direction and arranged in the column direction, and their respective intersection areas. A liquid crystal display device having a pixel composed of a thin film transistor and a pixel electrode, and having a signal drive circuit that applies a signal to be displayed to the data line, and a vertical scanning circuit that applies a gate pulse to the gate line, wherein the plurality of A liquid crystal display characterized in that, for each of the gate lines, the thin film transistor driven by a gate pulse applied to each gate line and the pixel electrode tangential to the thin film transistor are arranged on both sides of each gate line. Device. 2. In the liquid crystal display device according to claim 1, for each of the plurality of data lines, an image signal applied to one data line is almost simultaneously transmitted to a plurality of pixels, and the plurality of pixels A liquid crystal display device characterized in that the liquid crystal display device is arranged on both sides of each of the data lines. 3. In the liquid crystal display device according to claim 1 or 2, the above-mentioned electrode is provided substantially parallel to the gate line and between each of two adjacent gate lines of the plurality of gate lines; A capacitor electrode line is formed at a position that divides the space between the two gate lines at approximately equal intervals, and in each pixel, a storage capacitor element is formed in which the pixel electrode is used as one electrode and the capacitor electrode line is used as the other electrode. A liquid crystal display device characterized by: 4. The liquid crystal display device according to claim 1, wherein the thin film transistors disposed on both sides of each gate line and the pixel electrodes connected thereto have substantially the same size. A liquid crystal display device. 5. In the liquid crystal display device according to any one of claims 1 to 4, at a position opposite to a plurality of pixels to which the same data signal is transmitted almost simultaneously, there is provided a liquid crystal display device having a size including the plurality of pixels. A liquid crystal display device comprising a color filter formed by disposing a film of a predetermined color. 6. A television image display device, characterized in that the liquid crystal display device according to any one of items 1 to 5 above is used as a display means. 7. An information terminal device or character/graphics display device, characterized in that the liquid crystal display device according to any one of the above items 1 to 5 is used as a display means. 8. A liquid crystal display device according to any one of claims 1 to 7, characterized in that the gate line is composed of two conductor layers. 9. A liquid crystal display device according to any one of claims 1 to 8, wherein the gate line is constructed of two conductor layers.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1166652A JPH0333724A (en) | 1989-06-30 | 1989-06-30 | Liquid crystal display device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP1166652A JPH0333724A (en) | 1989-06-30 | 1989-06-30 | Liquid crystal display device |
Publications (1)
Publication Number | Publication Date |
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JPH0333724A true JPH0333724A (en) | 1991-02-14 |
Family
ID=15835237
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP1166652A Pending JPH0333724A (en) | 1989-06-30 | 1989-06-30 | Liquid crystal display device |
Country Status (1)
Country | Link |
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